eda实验报告(全加器,四选一数据选择器,交通灯).docVIP

浙师大数理与信息工程学院 学 生 实 验 报 告 实验 一 简单组合逻辑电路设计 1、实验目的 熟悉软件使用，了解CPLD设计的过程。用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。 实验内容 用开关K7，K8作为输入设置，从输出指示LED观察OUT21,22,23,24等的变化。 实验条件 EDA实验箱、QUARTUS2软件 实验设计 原理图 VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity shier is Port( k7,k8:in std_logic; out20,out21,out22,out23,out24:out std_logic); end shier; architecture sr of shier is begin out20=k7; out21=not k7; out22=k7 and k8; out23=k7 or k8; out24=k7 xor k8; end sr; 波形仿真 实验二 三八译码器电路设计 实验目的 熟悉软件使用，了解CPLD设计的过程。用画逻辑图和直接使用VHDL语言的两种方法进行逻辑设计。 2、实验内容 用开关K1，K2，K3，K4作为输入设置，组成一个高输出有效的三八译码器，从输出指示LED观察OUT1到OUT8随K1，K1，K3置值的改变而引起相应的变化。 3、实验条件 EDA实验箱、QUARTUS2软件 实验设计 原理图 VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity shisan is port( a,b,c:in std_logic; y:out std_logic_vector(7 downto 0)); end shisan; architecture one of shisan is begin process(a,b,c) variable d:std_logic_vector(2 downto 0); begin d:=(cba); if d=000 then y elsif d=001 then y elsif d=010 then y elsif d= 011then y elsif d= 100then y elsif d=101then y elsif d=110 then y elsif d=111 then y else null; end if; end process; end one; 波形仿真 实验四 四选一数据选择器电路设计 实验目的 熟悉和了解VHDL语言涉及数字电路的流程，掌握完整的EDA设计方法。 实验内容 用VHDL语言编程实现一个四选一电路。开关K5，K6作为控制端来确定K1，K2，K3，K4四个输入中的一个作为输入信号，并将结果从OUT1输出。 3、实验条件 EDA实验箱、QUARTUS2软件 实验设计 VHDL源程序 library ieee; use ieee.std_logic_1164.all; entity shisi is port( s1,s2,k1,k2,k3,k4:in std_logic; y:out std_logic); end shisi; architecture mux of shisi is signal s:std_logic_vector(1 downto 0); begin s=(s1s2); process(s,s1,s2,k1,k2,k3,k4) begin