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理学院 School of Science 《电子设计自动化》课程 考试程序设计 学生姓名： 学 号： 所在专业： 电子信息科学与技术 所在班级： 任课教师： 题目 用VHDL语言设计8线-3线优先编码器。 2.用有限状态机设计可控4进制计数器，要求有外来输入控制端，有清零端。 3.用原理图的方法将74161设计成十进制计数器，并给出仿真结果。 4.简述FPGA与CPLD的区别。VHDL语言设计8线-3线优先编码器。 编程如下(两种方法)： 用IF-THEN-ELSIF语句 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY youxian IS PORT( INPUT:IN STD_LOGIC_VECTOR (7 DOWNTO 0); OUTPUT:OUT STD_LOGIC_VECTOR (2 DOWNTO 0) ); END ENTITY; ARCHITECTURE art OF youxian IS BEGIN PROCESS(INPUT) BEGIN IF INPUT(7)= 1 THEN OUTPUT=111; ELSIF INPUT(6)=1 THEN OUTPUT=110; ELSIF INPUT(5)=1 THEN OUTPUT=101; ELSIF INPUT(4)=1 THEN OUTPUT=100; ELSIF INPUT(3)=1 THEN OUTPUT=011; ELSIF INPUT(2)=1 THEN OUTPUT=010; ELSIF INPUT(1)=1 THEN OUTPUT=001; ELSIF INPUT(0)=1 THEN OUTPUT=000; END IF; END PROCESS; END art; 用CASE语句 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY youxian IS PORT(INPUT:IN STD_LOGIC_VECTOR(7 DOWNTO 0); OUTPUT:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)); END ENTITY; ARCHITECTURE art OF youxian IS BEGIN PROCESS(INPUT) BEGIN CASE INPUT IS WHEN= OUTPUT =111; WHEN= OUTPUT =110; WHEN= OUTPUT =101; WHEN= OUTPUT =100; WHEN= OUTPUT =011; WHEN= OUTPUT =010; WHEN= OUTPUT =001; WHEN= OUTPUT =000; WHEN OTHERS=NULL; END CASE; END PROCESS; END art; 用有限状态机设计可控4进制计数器，要求有外来输入控制端，有清零端。 编程如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY STATEMACHINE4 IS PORT(CLK,RESET:IN STD_LOGIC; DATAIN:IN STD_LOGIC_VECTOR (2 DOWNTO 0); Q:OUT STD_LOGIC_VECTOR (3 DOWNTO 0)); END STATEMACHINE4; ARCHITECTURE behv OF STATEMACHINE4 IS TYPE STATES IS(ST0,ST1,ST2,ST3,ST4,ST5); SIGNAL STX:STATES; BEGIN PROCESS(CLK,RESE