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六、VHDL 程序设计： 1. 试描述一个带进位输入、输出的8 位全加器 端口：A 、B 为加数，CIN 为进位输入，S 为加和，COUT 为进位输出 2. 看下面原理图，写出相应VHDL 描述 3. 设计一数据选择器MUX ，其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该 数据选择器MUX 的结构体。 （a ）用if 语句。 （b ）用case 语句。 （c ）用when else 语句。 Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux; 4. 设计一数据选择器MUX,其系统模块图和功能表如下图所示。试采用下面三种方式中的两种来描述该数 据选择器MUX 的结构体。 （a ）用if 语句。 （b ）用case 语句。 （c ）用when else 语句。 Library ieee; Use ieee.std_logic_1164.all; Entity mymux is Port ( sel : in std_logic_vector(1 downto 0); -- 选择信号输入 Ain, Bin : in std_logic_vector(1 downto 0); -- 数据输入 Cout : out std_logic_vector(1 downto 0) ); End mymux; 5. 根据原理图写出相应的VHDL 程序： 6. 根据原理图写出相应的VHDL 程序： 7. 看下面原理图，写出相应VHDL 描述 8. 已知一个简单的波形发生器的数字部分系统框图如下图所示 图中lcnt、lrom 都是在Quartus II 中使用MegaWizard 调用的LPM 模块，其VHDL 描述中Entity 部分分别 如下： ENTITY lcnt IS PORT ( clock: IN STD_LOGIC ; q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END lcnt; ENTITY lrom IS PORT (address: IN STD_LOGIC_VECTOR (9 DOWNTO 0); q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0)); END lrom; 试用VHDL 描述该系统的顶层设计（使用例化语句）。 9 ．设计一个3-8 译码器 输入端口： din 输入端，位宽为3 位 EN 译码器输出使能，高电平有效 输出端口：xout 译码器输出，低电平有效 10. 看下面原理图，写出相应VHDL 描述 11．设计一个参数可定制带计数使能异步复位的递增计数器： 参数 N 位宽为N 位 输入端口：data 并行置数端，位宽为N 位 Load 装载信号 en 计数使能信号 clk 时钟信号 rst 异步复位信号 输出端口：qout 计数器输出端，位宽为N 位 -- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset 12. 看下面原理图，写出相应VHDL 描述