嵌入式数字锁相环的设计与实现.pdfVIP

　　第 20 卷 　第 6 期 计 　算 　机 　仿 　真 2003 年 6 月 　　 ( ) 文章编号 :1006 - 9348 2003 06 - 0093 - 03 嵌入式数字锁相环的设计与实现 1 2 单长虹 ,孟宪元 ( 1. 南华大学电气工程学院 ,湖南 衡阳 421001 ;2. 清华大学电子工程系 ,北京 100084) 摘要 :介绍了应用 VHDL 技术设计嵌入式数字锁相环的方法 ,给出了系统仿真结果 ,并用可编程逻辑器件 FPGA 予以实现。 该锁相环能够实现正交锁定或反相锁定 ,并具有控制灵活、锁定频率高和系统稳定性好等特点。 关键词 :数字锁相环 ;片上系统 ;可编程逻辑器件 中图分类号:TP391. 9 　　文献标识码 :B 1 　引言 当前的半导体工艺水平已经达到了深亚微米 , 正在向 100 nm 以下发展。以 FPGA 为例 ,美国 XIL INX 公司最新研制的 Virtex Ⅱ系列的器件,其系统门 的密度已达 1000 万门 ,系统工作频率为 100 MHz 以 上。因此 ,未来的集成电路技术的发展趋势 ,是把整 个系统集成到一个芯片上去 ,这种芯片被称为片上 ( ) 系统 ,即 SoC System on a chip 。由于数字锁相环路 (DPLL) 在数字通信、无线电电子学和自动控制等领 域有着广泛的应用 ,所以我们在设计用于这些领域 的系统芯片时 ,可以把数字锁相环作为一个子系统 ( ) 图1 　数字锁相环路的系统框图 或功能模块 嵌入 SoC ,构成片内锁相环。下面将 介绍采用 VHDL 技术设计 DPLL 的一种方案。 正交 ,或使 u1b与 u2 的相位保持反相。在环路未锁定的情况 下 ,两个鉴相器的输出将不再是 50 % 占空比的方波。若ud = 2 　系统工作原理 0 时 ,它使可逆计数器持续加计数 ,并导致进位脉冲产生 ,进 数字锁相环路的系统框图如图 1 所示 ,其中数字鉴相器 位脉冲作用到加/ 减脉冲控制器的“加”控制端 i ,该控制器便 ( ) 有两个 ,一个异或门鉴相器 EXOR ,另一个是边缘触发型数 在二分频过程中加入半个时钟周期。反之 ,若 ud = 1 ,可逆计 ( ) 字鉴相器 ECPD 。数字环路滤波器由变模可逆计数器构成 , 数器持续减计数 ,并将发出借位脉冲到加/ 减脉冲控制器的 数控振荡器由加/ 减脉冲控制器和除 N 计数器组成。可逆计 “减”输入端d ,于是 ,该控制器便在二分频的过程中减去半个 数器和加/ 减脉冲控制器的时钟频率分别为 Mf0 和 2Nf0 。这 周期。这个过程是连续发生的。加/ 减脉冲控制器的输出经 里f0 是环路的中心频率 ,一般情况下 M 和 N 为 2 的整数幂。