PCB Layout指南(下).pdfVIP

PCB Layout 指南(下) 4. 电源 4. 1 确定 源连接关系。 4.2 数字信号布线区域中，用10uF 电解 容或钽 容与0.1uF 瓷片 容并联後接在电源 /地之间.在PCB 板 源入口端和最远端各放置一处，以防 源尖峰脉冲引发的噪声干扰。 4.3 对双面板，在用 电路相同层面中，用两边线宽为 200mil 的 源走线环绕该 路。 (另一面须用数字地做相同处理) 4.4 一般地，先布电源走线，再布信号走线。 5. 地 5.1 双面板中，数字和模拟元器件(除 DAA)周围及下方未使用之区域用数字地或模拟地 区域填充，各层面同 地区域连接在一起，不同层面同 地区域通过多个过孔相连:Modem DGND 引脚接至数字地区域，AGND 引脚接至模拟地区域;数字地区域和模拟地区域用一条 直的空隙隔开。 5.2 四层板中，使用数字和模拟地区域覆盖数字和模拟元器件(除DAA) ；Modem DGND 引脚接至数字地区域，AGND 引脚接至模拟地区域;数字地区域和模拟地区域用一条直的空 隙隔开。 5.3 如设计中须EMI 过滤器，应在接口插座端预留一定空间，绝大多数EMI 器件(Bead/ 电容)均可放置在该区域;未使用之区域用地区域填充，如有屏蔽外壳也须与之相连。 5.4 每个功能模块电源应分开。功能模块可分为：并行总线接口、显示、数字电路(SRAM 、 EPROM、Modem)和DAA 等，每个功能模块的电源/地只能在电源/地的源点相连。 5.5 对串行DTE 模块，使用去耦电容减少电源耦合，对 话线也可做相同处理。 5.6 地线通过一点相连，如可能，使用Bead；如抑制EMI 需要，允许地线在其它地方相 连。 5.7 所有地线走线尽量宽，25-50mil 。 5.8 所有IC 电源/地间的 容走线尽量短，并不要使用过孔。 6. 晶振电路 6.1 所有连到晶振输入/输出端(如 XTLI、XTLO)的走线尽量短，以减少噪声干扰及分布 电容对Crystal 的影响。XTLO 走线尽量短，且弯转角度不小於45 度。(因XTLO 连接至上 升时间快，大 流之驱动器) 6.2 双面板中没有地线层，晶振 容地线应使用尽量宽的短线连接至器件上 离晶振最 的DGND 引脚，且尽量减少过孔。 6.3 如可能，晶振外壳接地。 6.4 在XTLO 引脚与晶振/ 电容节点处接一个100 Ohm 阻。 6.5 晶振 容的地直接连接至 Modem 的GND 引脚，不要使用地线区域或地线走线来连 接 容和Modem 的GND 引脚。 7. 使用EIA/TIA-232 接口的独立Modem 设计 7.1 使用金属外壳。如果须用塑料外壳，应在内部贴金属箔片或喷导 物质以减小EMI 。 7.2 各 源线上放置相同模式的Choke 。 7.3 元器件放置在一起并紧靠EIA/TIA-232 接口的Connector 。 7.4 所有EIA/TIA-232 器件从 源源点单独连接电源/地。电源/地的源点应为板上电源输 入端或调压芯片的输出端。 7.5 EIA/TIA-232 缆信号地接至数字地。 7.6 以下情况 EIA/TIA-232 缆屏蔽不用接至 Modem 外壳;空接;通过 Bead 接到数字 地;EIA/TIA-232 缆靠 Modem 外壳处放置一磁环时直接连到数字地。 8. VC 及VREF 电路 容走线尽量短，且位於中性区域。 8.1 10uF VC 解电容正极与0.1uF VC 容的连接端通过独立走线连至Modem 的VC 引 脚(PIN24) 。 8.2 10uF VC 解电容负极与0.1uF VC 电容的连接端通过Bead 後用独立走线连至Modem 的AGND 引脚(PIN34)。 8.3 10uF VREF 电解电容正极与 0.1uF VC 容的连接端通过独立走线连至 Modem 的 VREF 引脚(PIN25) 。 8.4 10uF VREF 电解电容负极与0.1uF VC 容的连接端通过独立走线连至Modem 的VC 引脚(PIN24) ；注意与8.1 走线相独立。 VREF ++ ┿ 10u ┿ 0.1u VC ++ ┿ 10u ┿ 0.1u ++~~