数字信号处理芯片中的高性能算术逻辑单元设计.pdfVIP

Dissertation Submitted to Shanghai Jiao Tong University for the Degree of Master ↑ （Times New Roman 小 2 号字） DESIGN OF HIGH SPEED ARITHMETIC LOGICAL UNIT IN DIGITAL SIGNAL PROCESSOR ↑ （Times New Roman 2 号字加粗，题目太长时可用小 2 号字） Candidate： JiaChen Zhang Student ID: 1072109032 Supervisor： Prof. ZhiGang Mao Assistant Supervisor: Prof. JianFei Jiang Academic Degree Applied for ： Master of Engineering Speciality： Software Engineering Affiliation ： School of Microelectronics Date of Defence ： Jan, 2010 Degree-Conferring-Institution ： Shanghai Jiao Tong University ↑ （Times New Roman 4 号字） 摘 要 随着集成电路设计的进步、制造技术的发展和软件开发手段的日益 成熟，数字信号处理器在通信、多媒体、信息家电等领域得到了极为 广泛的应用。然而，应用的飞速发展也带来了计算复杂度的提高，对 数字信号处理器的性能带来了挑战。本文旨在设计高性能的算术逻辑 单元，以满足应用对数字信号处理器处理能力的更高要求。本文首先 完成了对当代数字信号处理器的各种电路结构的研究，并重点分析了 单指令多数据流（SIMD）结构。基于该结构本文主要完成了以下工作： （1）从传统算术逻辑模块的架构出发，通过研究算术运算和逻辑 运算的异同，提出了一种基于真值表的多功能逻辑单元实现方法。同 时提出了一种与 SIMD 指令集的特点相适应的基于进位选择加法器的 亚字并行进位链电路。综合以上两部分设计，本文完成了一款 32 位定 点高性能数字信号处理器的算术逻辑单元，并对其进行了相关指令集 的功能验证。为了进一步进行性能优化，本文还使用超前进位链 （Carry Look-ahead Chain ）对该算术逻辑单元进行优化，优化后的时序达到了 运行在 500MHz 时钟频率下的效果，面积和功耗也较优化前有所改善。 之后探讨了基于定制单元的电路设计方法，并对设计的物理实现效果 进行了研究。 （2 ）研究了基于ROM 逻辑电路结构和特性，同时参照基于 ROM 逻辑电路的设计方法，本文对全加器单元模块进行了网表级的设计， 然后对 ROM 模块进行了化简，探索出一种对 ROM 块进行化简和衡量 复杂度的方法。根据该方法，文中对 2 位和 4 位的进位选择加法器 （CSA ）单元进行了基于ROM 模块的网表级设计，并指出了 ROM 优 化的方向。实验结果表明该设计与 RTL 综合设计方法的结果相比，尤 其是对较复杂设计，在面积和功耗上具有明显优势。 关键词：数字信号处理器，单指令多数据，算术逻辑单元，只读存储 器