《40MS_s全差分采样_保持电路的设计_何茗》.pdf

　 成都 电子机械 高等专科 学校 学报 2004 年第 4 期 　　　　　 总第 29 期 　　　　　CHEN GDU EL ECTROM ECHAN ICAL COLL E GE 2004 年 12 月 19 40M S/ s 全差分采样 - 保持电路的设计 何 　茗 　巫丛平 (成都电子机械高等专科学校 　6 1003 1) 摘 　要 :介绍一种用于 10 位分辨率 ,40M Hz 采样频率流水线结构模数转换器中的全 差分采样 - 保持电路设计 。该采样 - 保持电路是运用电容下极板采样技术设计的 ,不仅 有效地避免了电荷注入效应引起的采样信号失真 ,而且消除了时钟馈通效应的不良影响; 采用自举模拟开关来提高开关管的栅过驱动电压 。采样 - 保持电路中的运算放大器采用 全差分结构 ,可以省略掉反馈电容 。 该电路基于 3V 单电源供电的 CMO S 工艺 ,并利用 HSP ICE 模拟软件 ,采用 0 . 34μ m 工艺条件的B SIM3V3 . 1 参数模型进行了模拟 。 关键词 :全差分 　采样 - 保持 　CMO S 　流水线 　自举开关 Abstract : The design of a fully differential sampling - holding circuit used in 10 - bit 30M samples/ s pipelined ADC is p resented in t his p aper . The sample and hold circuit is employed by t he bottom plate sampling technique , which could not only cancel t he charge in j ection error but also eliminate t he effect of clock feed - t hrough . The boot st rapped switch is used to imp rove t he gate over drive volt age . The fully differential operator can cancel t he feedback cap acit ance . The circuit have been simulated in U MC 0 . 18um B SIM - V3 . 1 digit al CMO S p rocess by HSP ICE. By t heory analysis and simulation , t he dc gain of t he amplifier is 72 . 6dB , t he gain - bandwidt h is 500M Hz , and t his architect ure can realize 9st age , 10 bit , 40Msamle/ s pipelined A/ D converter . Key words : Fully differential 　Sampling - holding 　CMO S 　Pipelined ADC 　Boot st rapped switch 中图分类号 : TN 7 10 ( ) 　　采样保持 S/ H 电路是模数转换器中采集模