8位串行进位加法器.docxVIP

实验报告 实验目的 使对quartus II的使用进行初步的了解，对于一些芯片的组合应用更加掌握。 实验内容 设计8位串行进位加法器 用半加器设计一个全加器元件，然后根据图4-38，在顶层设计中用8个1位全加器构成8位串行进位加法器。给出时序仿真波形并说明之、引脚锁定编译、编程下载于FPGA中进行硬件测试。完成实践报告。 实验步骤及各步结果 分析8位串行全加器的层次结构 半加器 一位全加器 8位全加器 //8-bit adder //half adder module halfadder(S,C,A,B); input A,B; output S,C; xor(S,A,B); and(C,A,B); endmodule //1-bit full adder module fulladder(S,CO,A,B,CI); input A,B,CI; output S,CO; wire S1,D1,D2; halfadder HA1(S1,D1,A,B); halfadder HA2(S,D2,S1,CI); or g1(CO,D2,D1); endmodule //8-bit full adder module _8bit_adder(S,C7,A,B,C_1); input[7:0]A,B; input C_1; output [7:0]S; output