优秀毕业论文——基于FPGA的数字钟设计.docVIP

江 苏 科 技 大 学 实 验 报 告 实验名称：基于FPGA的数字钟设计 学 院：电子信息工程学院 专 业：电子与通信工程 学 号：149****** 姓 名：*** 指导老师：** 日 期：2014.11.18 数字钟总体设计方案： 1.1设计目的 ①正确显示时、分、秒； ②可手动校时，能分别进行时、分的校正； ③清零功能； 1.2设计思路 数字钟的设计模块包括：分频器模块、“时、分、秒” 计数器模块、和译码显示模块。每一个功能模块作为一个实体单独进行设计，最后再用VHDL的例化语句将各个模块进行整合，生成顶层实体top。该数字钟可以实现3个功能：计时功能、设置时间功能和清零功能。 二．数字钟各具体模块 2.1 分频器（fengp）模块 本系统共需3种频率时钟信号（10MHz、1Hz、1KHz）。为减少输入引脚，本系统采用分频模块，只需由外部提供10MHz基准时钟信号，其余两种频率时钟信号由分频模块得到。 分频器管脚 分频器代码： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity fen