FPGA毕业课程设计报告.docVIP

文华学院 F P G A 课 程 设 计 报 告 专业：电子信息工程 班级：电信三班 学号：0901020312345 姓名：雷帆 设计课题1：设计一个可控的100进制可逆计数器，要求用实验箱下载。 计数器的时钟输入信号周期为200ns。 以十进制形式显示。 有一个复位端clr和两个控制端plus和minus，在这些控制信号的作用下，计数器具有复位、增或减计数、暂停功能。 clr plus minus 功能 0 × × 复位为0 1 1 0 递增计数 1 0 1 递减计数 1 1 1 暂停计数 1、源程序（附注释）： （1） module counter100(out,clk,clr,plus,minus); output[7:0] out; input clk,plus,minus,clr; reg [7:0] out; always @(posedge clk) begin if (!clr) out=0; //若CLR为0 将计数复位为0 else begin case ({plus,minus}) 2b10:begin //若PLUS为1并且MINUS为0 if (out[3:0]==9)