深入理解阻塞和非阻塞赋值概念.pdf

3 综合的一般原则 1 综合之前一定要进行仿真，这是因为仿真会暴露逻辑错误, 所以建议大家这样做。如果不做仿真，没有发现的逻辑错误 会进入综合器，使综合的结果产生同样的逻辑错误。 每一次布局布线之后都要进行仿真，在器件编程或流片之前要 做最后的仿真。 3 用Verilog HDL描述的异步状态机是不能综合的，因此应该 避免用异步来设计，如果一定要设计异步状态机则可用电 路图输入的方法来设计。 4 如果要为电平敏感的锁存器建模，使用连续赋值语句是最简 单的方法。 4 语言指导原则 1 always块 2 赋值 always块 1 每个always块只能有一个事件控制“@(event-expression)”, 而且要紧跟在always关键字后面。 2 always块可以表示时序逻辑或者组合逻辑，也可以用always 块既表示电平敏感的透明锁存器又同时表示组合逻辑。但 是不推荐使用这种描述方法，因为这容易产生错误和多余 的电平敏感的透明锁存器。 3 带有posedge 或 negedge 关键字的事件表达式表示沿触发的 时序逻辑，没有posedge 或negedge 关键字的表示组合逻 辑或电平敏感的锁存器，或者两种都表示。在表示时序和 组合逻辑的事件控制表达式中如有多个沿和多个电平，其 间必须用关键字“ or ” 连接 。 4 每个表示时序always块只能由一个时钟跳变沿触发，置位或 复位最好也由该时钟跳变沿触发。 5 每个在always块中赋值的信号都必需定义成reg型或 整型。整型变量缺省为32bit，使用Verilog操作符 可对其进行二进制求补的算术运算。综合器还支持 整型量的范围说明，这样就允许产生不是32位的整 型量。句法结构： integer[msb:lsb]identifier。 6 always块中应该避免组合反馈回路。每次执行 always块时，在生成组合逻辑的always块中赋值的 所有信号必需都有明确的值；否则，需要设计者在 设计中加入电平敏感的锁存器来保持赋值前的最后 一个值，只有这样综合器才能正常生成电路。如果 不这样做综合器会发出警告提示设计中插入了锁存 器。如果在设计中存在综合器认为不是电平敏感锁 存器的组合回路时，综合器会发出错误信息(例如设 计中有异步状态机时)。 例如： input a,b,c; reg e,d; always @(a or b or c) begin e =d a b; d =e | c; end 7 对一个寄存器型(reg)和整型(integer)变量 给定位的赋值只允许在一个always块内进 行，如在另一always块也对其赋值，这是 非法的。 8 把某一信号值赋为‘bx，综合器就把它解释 成无关状态，因而综合器为其生成的硬件电路 最简洁。 深入理解阻塞和非阻塞赋值的 不同 概述 1、阻塞赋值对应的电路往往与触发沿没有关 系,只与输入电平的变化有关系。阻塞赋值符 号: = 2 非阻塞赋值对应的电路结构往往与触发沿有 关系，只有在触发沿时才有可能发生赋值的 情况。非阻塞赋值符号: = 阻塞赋值和非阻塞赋值 阻塞(Blocking)赋值方式 “= ”， 如 b = a; 赋值语句执行完后,块才结束。 b的值在赋值语句执行完后立刻就改变的。 非阻塞(Non_Blocking)赋值方式 “＝”，如 b = a; 块结束后才完成赋值操作。 b的值并不是立刻就改变的。 这是一种比较常用的赋值方法（特别在编写可综 合时序模块时）。 阻塞赋值 阻塞赋值操作符用等号(即 = )表示。阻塞赋值时先计算等 号右手方向（RHS）部分的值，这时赋值语句