《布局布线流程》.pptVIP

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深亚微米后端设计流程 许可敬 2009-12-21 Digital Flow Overview 准备工作 工具准备 Soc-encounter Voltagestorm Celtic fire_ice virtuso Dracula or calibre primetime Library Exchange Format (LEF) Timing library cell (INVX1) { ? ?? ???cell_footprint : “inv”; ? ?? ???area : 36.000000; ? ?? ???cell_leakage_power : 6.883686e+01; ? ?? ???leakage_power () { ? ?? ?? ?? ?when : “A”; ? ?? ?? ?? ?value : “60.524918”;} ? ?? ???leakage_power () { ? ?? ?? ?? ?when : “!A”; ? ?? ?? ?? ?value : “68.836860”;} ? ?? ???pin (A) { ? ?? ?? ?? ?direction : “input”;} ? ?? ???pin (Y) { ? ?? ?? ?? ?direction : “output”; ? ?? ?? ?? ?function : “(!A)”; ? ?? ?? ?? ?max_capacitance : 0.510000; ? ?? ?? ?? ?internal_power () { ? ?? ?? ?? ?? ? related_pin : “A”; ? ?? ?? ?? ?? ? rise_power (“power_outputs_1”) { …; ? ?? ?? ?? ?? ? } ? ?? ?? ?? ?? ? fall_power (“power_outputs_1”) { ……“); ? ?? ?? ?? ?? ? } ? ?? ?? ?? ?} ? ?? ?? ?? ? 时序约束文件 create-clock - period $EXTCL K- PERIOD - name exclk$EXTCL K- PORT set-min-pulse-width [ expr 0. 4 3 $EXTCL K- PERIOD] [ getclocks exclk] set- drive 0 $EXTCL K- PORT set-clock- uncertainty $EXTCL K- SKEW [get-clocks exclk] set-clock-latency2source 1 exclk set-max- delay 502from [get-ports EXTRST- P] set-input- delay2max 22clock exclk [get-ports AASPE- P] ? set-output- delay2max 12clock exclk [get-ports RPO 3 ] ? create-clock2period $BUSCL K- PERIOD2name baclk [ get-ports BACL K- P] set-min-pulse-width [ expr 0. 4 3 $BUSCL K- PERIOD] [ getclocks baclk] set-propagated-clock baclk set- dont- touch- network [get-clocks baclk] ? set-false-path from [get-clocks bdclk] to [get-clocks exclk] set- dont- touch- network Top-Core/ cpu-interface1/ reset-int Set_clock_gating_check –rise –setup 0.1 Set_clock_gating_check –rise –hold 0.2 IO location file Version: 2 Offset: 19.4700 Pin: address[14] N 0.4200 0.2800 Offset: 39.2700 Pin: address[10] S 0.5600 0.2800 soc encounter 一般流程 Design After input Top-Level Implementation Steps Run timing

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