EDA技术与应用期末复习提纲.docVIP

《EDA技术与应用》期末FPGA：FPGA即Field Programmable Gate Array，现场可编程门阵列FPGA的基本结构FPGA由可配置逻辑模块CLB(Configutable Logic Block)、输入输出模块IOB(Input/Output Blocks)和互连资源ICR(Interconnect Capital Resource)以及一个用于存放编程数据的静态存储器SRAM组成，其中CLB的基本组成单元为Slice(由查找表和触发器构成的单元)。 CLB：CLB即Configutable Logic Block，可配置逻辑模块 查找表：查找表即Look-up Table，简称LUT，其本质上就是一个可通过寻址输出其中存储逻辑运算结果的RAM 逻辑综合：逻辑综合是指将HDL语言翻译成最基本的标准门电路、RAM和触发器等基本逻辑单元的连接关系，并根据约束条件优化所生成的门级逻辑连接，输出网表文件的过程。Programmable Logic Array，可编程逻辑阵列 SPLD：Small/Simple Programmable Logic Array CPLD：Complex Programmable Logic Array ASIC：专用集成电路，它是根据某一用户的特定要求，能以低制作成本、短交货周期供货的半定制、定制电路以及PLD和FPGA电路。 IOB：Input/Output Block，输入输出模块 ICR：Interconnect Capital Resource，互联资源 CLB的两种基本结构：基于MUX、基于LUT Altera称之为“逻辑阵列块” LAB，Xilinx称之谓“可配置逻辑块” CLB。 ISE10.1硬件逻辑设计套件，其中包括： Core Generator、Architecture Wizard、iMPACT、FPGA Editor、Timing Analyzar、Constraints Editor 电路设计与设计输入 仿真验证：利用Xilinx集成的仿真工具足矣 逻辑综合：利用XST(Xilinx Synthesis Tool)工具 布局布线：利用Xilinx的Implementation Tool工具 FPGA配置下载：利用iMPACT工具 SoPC (System on Programmable Chip, SoPC)是一种特殊的嵌入式系统，首先它是片上系统(SoC)，即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减，可扩充，可升级，并具备软硬件在系统可编程的特点。可编程片上系统正在成为FPGA最为重要的发展方向。 Verilog和VHDL硬件描述语言已经被IEEE公布为工业标准HDL：HDL即Hard Description Language，硬件描述语言系统级、算法级、寄存器传输级/RTL级、门级/Gate级/逻辑门级、开关电路级/Switch级端口信息、输入输出说明、内部信号、功能定义 标识符必须以英语字母（a-z, A-Z）起头，或者用下横线符（ _ ）起头。其中可以包含数字、$符和下横线符。 Verilog语言是大小写敏感的，因此sel和 SEL是两个不同的标识符。 Verilog HDL中共有19种数据类型，分成常量和变量 3 b1001_0011与3b011 相等，5H0FFF 与5H1F 相等 下划线可以用来分割数的表达式以提高程序的可性，但不能用在位宽和进制处，只能用于具体的数字之间。比如： 16’b1010_1011_11111_000 //合法格式 8’b_0011_1011 //非法格式 一个数字可以被定义成负数，只要在位宽表达式前加一个减号。 - 8’d5 // 合法格式 8’d-5 //非法格式 算数运算符、关系运算符、逻辑运算符 逻辑运算符有: (逻辑与) || (逻辑或) ！(一元逻辑非) 按位运算符与逻辑运算符的计算 不同长度操作符运算时，右端对齐，左端补0，例如： b0110 ^ b10000 等价于： b00110 ^ b10000 结果为 b10110 注意：逻辑与“”和按位与“”是不同的 逻辑或“||”和按位与“|”是不同的 逻辑非“！”和按位取反“~”是不同的 例如：A=4’b0011; B=4’b1001; 时序标注文件是指SDF（Standard Delay Format Timing Annotation）文件，在Xilinx公司的FPGA/CPLD设计中使用“.sdf”作为时序标注