VHDL可编程逻辑结构设计实验七.docVIP

西南石油大学计算机科学学院 实验/上机报告 课程名称：可编程逻辑系统设计 专业：计科09（嵌入式） 成绩： 指导教师：XXXXXX 姓名：XXXX 日期：2012.5.11 项目序号：实验七 学号：XXXXXX 时间： 项目名称：乘法器的设计 地点：明理楼B319 一、实验目的 1. 通过8位移位相加乘法器的设计，理解可编程逻辑系统设计中的自顶向下设计思想 2. 掌握原理图与VHDL编程相结合的混合设计方法 1. 硬件：PC 机、EDA/SOPC/DSP 实验系统 2. 软件：Quartus II 9.0 三、实验内容 1. 验证课堂实例8位移位相加乘法器的VHDL设计并完成功能仿真 2. 为前述乘法器增加键盘输入和数码管输出接口设计，并下载到实验仪中运行 (一) 实验前准备 exp7；新建工程exp7并设置未使用管脚为三态输入。 (二) 设计8位移位相加乘法器 1. 根据课堂实例，自行设计8位移位相加乘法器的VHDL模型，并完成功能仿真； 注：实验的元件图和实验的结果见附录1。 (三) 为乘法器增加对最终乘积的锁存 1. 新建一个VHDL文件，输入下列参考程序，以gated_reg命名保存： 2. 为上述VHDL文件生成一个元件符号，并将其添加在顶层原理图中， 3. 以上述原理图为顶层实体，重新进行功能仿真， 4.将上述顶层原理图生成一个元件符号（如multipl