2、VHDL语言元素.pptVIP

VHDL 语言元素 The end！ 关于子类型 子类型通常是对已有的一些类型作一些限制。 格式：subtype 名 is 数据类型名 [范围]； 如： subtype abus is std_logic_vector(7 downto 0); 则 abus类型为8位矢量。 subtype inter is integer range 0 to 100; subtype inter is integer ; 在VHDL语言中，有时可以用所描述的上下关系来判断某一数据 的数据类型。 (1)用文字的上下关系判断 signal a : std_logic_vector(7 downto 0); a=; （ 则必为std_logic_vector型） (2)在数据前加类型名 a=std_logic_vector; VHDL语言元素 VHDL语言的客体 VHDL语言的数据类型 VHDL数据类型转换 VHDL操作符 VHDL词法规则与标识符 VHDL数据类型转换 在VHDL程序设计中不同的数据类型的对象之间不能代入和运算。实现他们之间数据类型的转换有函数转换法； 用函数进行类型转换 VHDL语言中，程序包中提供了变换函数，这些程序包有3种，每个程序包中的变换函数不一样。现列表如下。 数据类型的转换 Std_logic_vector → integer 3)std_logic_unsigned包集合 Conv_integer(A) Integer,unsigned,signed→ Std_logic_vector Unsigned,signed→ integer 2)std_logic_arith包集合 Conv_std_logic_vector(A，位长） Conv_integer(A) Bit_vector → std_logic_vector std_logic_vector→ Bit_vector Bit → std_logic Std_logic→ bit 1）std_logic_1164包集合 To_stdlogicvector(A) To_bitvector(A) To_stdlogic(A) To_bit(A) 功能 函数名 例library ieee; use ieee std_logic_ii64.all; use ieee std_logic_unsigned; entity add5 is port(num: in std_logic_vector(2 downto 0); … ); end add5; architecture rt1 of add5 is signal in_num: integer range 0 to 5; ….. begin in_num=conv_integer(num); …. end rt1; VHDL语言元素 VHDL语言的客体 VHDL语言的数据类型 VHDL数据类型转换 VHDL操作符 VHDL词法规则与标识符 VHDL操作符 与其他程序设计语言相似，VHDL中的表达式也是由运算符将基本元素连接起来形成。这里的基本元素包括对象名、文字、函数调用及用括号括起来的表达式。 在VHDL语言中共有4类操作符，可以分别进行逻辑运算（LOGICAL）、关系运算（RELATIONAL）、算术运算（ARITHMETIC）和并置运算（CONCATENATION）。需要指出的是操作符操作的对象是操作数，且操作数的类型应该和操作符所要求的类型相一致。另外，运算操作符是有优先级的，例如，逻辑运算符not，在所有操作符中优先级最高。 1.逻辑运算符 在VHDL语言中，共有6种逻辑运算符，他们分别是： NOT 取反； AND 与； OR 或； NAND 与非； NOR 或非； XOR 异或。 这6种逻辑运算符可以对“STD_LOGIC ”和“BIT”等逻辑型数据、“STD_LOGIC _VECTOR”逻辑型数组及布尔数据进行逻辑运算。必须注意，运算符的左边和右边，以及代入的信号的数据类型必须是相同的。 当表达式中仅有and,or,xor 运算符时，可省略括号； not优先级最高。 例1：A=B and C and D and E; A=B xor C xor D xo