EDA第十一讲可靠设计和高速设计.ppt

本文观看结束！！！ 祝各位身体健康！万事如意！！ 电子科技大学 * 流水线技术 其思想是利用寄存器将一条长路径切分成几段小路径，从而达到提高工作速率的作用。 假设原路径延时为t，加入2级流水线并且假设路径切割均匀，则路径延时可以减少到约t/3，从而系统速率可以提高到原来的3倍左右。 当然要注意的是输出同时会往后推迟3个时钟周期。所以采用流水线技术时，要记得进行时序调整。 电子科技大学 * 关于寄存输入和寄存输出 数字系统中，各模块应采取（寄存输入和）寄存输出，这样做有如下优点： 模块化清晰(特别是寄存输出)； 提高系统最高工作速率； 有利于整个系统和单个模块分别进行静态时序分析。 电子科技大学 * 延时优化的几个要点 长路径的避免 优先级电路的延时优化 数据通路拷贝 数据运算式变换 变量运算优化 组合路径切割 双时钟沿问题 其他 思考 din dout clk 有人认为，以上系统可以设计为上升沿和下降沿都使用的系统，这样可以增大时钟沿的使用率，并且可以使得第二个寄存器能在数据稳定中间采样，从而保证数据的安全。这个说法对吗？为什么？ Tco Tcom Tsu 路径延迟 clk 电子科技大学 * OUTLINE 正确设计 同步设计 异步设计 高速设计的其他手段 同步设计的概念 时钟质量的保证 路径延迟及其优化 时钟驱动的TestBench 电子科技大学 * TestBench TestBench是用行为风格的代码来设计的， 所以很多初学者喜欢用一堆after语句来生成同步系统所用的输入数据。 实际上，应该将TestBench当成一个也受同步系统时钟驱动的元件。 电子科技大学 * 以下TestBench的写法一般情况下不可取： Datain = datain + ‘1’ after clk_cycle; 推荐的写法应该是 If( clk’event and clk = ‘1’ ) then datain = datain + ‘1’ after …； end if; 被测模块 TestBench datain clk 电子科技大学 * OUTLINE 正确设计 同步设计 异步设计 高速设计的其他手段 电子科技大学 * 异步系统 异步系统包括： 全异步系统：硬件的行为不受时钟绑定，完全由自定时技术来完成信号的交互和握手。 异步多时钟系统：系统的行为由多个异步的时钟来驱动。可包含“全局同步，局部异步”和“全局异步，局部同步”等。 电子科技大学 * 异步设计 全异步设计的特点： 由于系统的行为不绑定在时钟上，因此不用考虑同步系统难度很大的全局时钟同步问题； 避免了由时钟信号造成的连续漏电，以及为负责的功率管理系统而付出的开销。 没有全局同步产生的电流瞬变，因此在低功耗设计方面有先天的优势。 能达到的处理速度比同步系统高，因为它不用考虑最坏情况下的所谓“关键路径”。 采用自定时技术，设计难度过高，在FPGA中无法实现。 异步多时钟系统设计简介 如果一个系统中存在多个独立(异步)时钟，并且存在多时钟域(clock domain)之间的信号传输，那么电路会出现亚稳态。 din aclk bclk adat bdat aclk adat bclk bdat Sync_a2b 消除亚稳态----同步化 din aclk bclk adat bdat bdat1 bdat2 aclk adat bclk bdat1 bdat1 异步多时钟系统模型 aClk Logic bClk Logic Sync_ a2b aSig aClk bClk aClk Domain bClk Domain bSig 电子科技大学 * 注意其信号命名和模块划分方法 这种信号命名和模块划分的方法有如下优点： 有利于检查信号所通过的时钟域； 有利于各模块进行单独的静态时序分析； 有利于在静态时序分析中快速地设定false path； 异步信号穿越时钟域时，这些信号与异步时钟之间的相位关系数是无穷的，所以在整个系统静态时序分析时必须忽略这些信号路径。 电子科技大学 * 多时钟域系统设计的经典案例：异步FIFO 数字系统设计当中，应该尽量避免使用异步多时钟，否则会带来很多潜在的问题(不仅仅是亚稳态的问题)。 关于多时钟域数字系统设计的方法，可以参考 《Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs》，Clifford E. Cummings。 以下只给出大概的结论。 电子科技大学 * 异步设计的注意事项小结 注意使用同步化电路来对异步信号进行同步； 进行科学的模块划分和信号命名； 尽量减少握手控制信号的数目