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EDA与VHDL语言课程设计报告 2013年12月25日 一：设计任务与要求 秒表的逻辑结构比较简单，它主要由、显示译码器、分频器、十进制计数器、报警器和六进制计数器组成。在整个秒表中最关键是如何获得一个精确的100Hz计时脉冲，除此之外，整个秒表还需要一个启动信号和一个归零信号，以便能够随时启动及停止。秒表有六个输出显示，分别为百分之一秒，十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之对应，6个个计数器全为BCD码输出，这样便于同时显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。 二：设计原理 本系统采用自上向下的设计方案，系统的整体设计组装原理图如图2-1所示，它主要由控制模块，时基分屏模块，计时模块和显示模块四部分组成。各模块分别完成控制，分屏，计时和显示的功能 六进制计数器 扫描电路 计数器 分频电路 显示电路 计时电路 计时控制电路 数字秒表 十进制计数器 图2-1 设计原理图 程序模块： 1.分频器代码：将5MHZ分为100HZlibrary ieee;use ieee.std_logic_1164.all;entity div is????? port(clr,clk: in std_logic;q: buffer std_logic);end div;architecture a of div is?? signal counter:integer range 0 to 49999;begin??? process(clr,clk)????? begin?????? if (clk=1 and clkevent) then?????????????? if clr=1 then??????????? counter=0;???????? elsif counter=49999 then??????????? counter=0;??????????? q= not q;???????? else??????????? counter=counter+1;???????? end if;?????? end if;???? end process;end a; 2.十进制计数器代码：原理为加法计数器，计数十时由cout进位library ieee; use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity count10 is??? port(clr,start,clk: in std_logic;???????? cout: out std_logic;???????? daout: out std_logic_vector(3 downto 0));end count10;architecture a of count10 is??? signal temp:std_logic_vector(3 downto 0);begin???? process(clk,clr)???? begin??????? if clr=1 then ?????????????? temp=0000;?????????????? cout=0; ??????? elsif (clkevent and clk=1) then?????????????? if start=1 then ???????????????? if temp=1001 then ??????????????????? temp=0000;??????????????????? cout=1; ???????????????? else ??????????????????? temp=temp+1;????????????????????? cout=0; ???????????????? end if; ?????????????? end if; ??????? end if; ???? daout=temp;???? end process;end a; 3.六进制计数器代码：原理为加法计数器，计数六时由cout进位。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all; entity c6 is??? port(clr,start,clk: in std_logic;???????? daout: out std_logic_vector(3 downto 0);???????? cout: out std_logic);en