新数字系统设计与EDA技术 第2版 教学课件 于润伟 第6章 VHDL语言的顺序语句.pptVIP

将同步清零可逆计数器变成异步清零，再增加一个同步置数端即可。设reset为异步清零端、ce为计数使能端、load同步置数端、dir为计数方向端（1表示递增计数、0表示递减计数）、din为置数数据输入端、Q为计数器输出端。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY SPCOUNT IS PORT( clk : IN STD_LOGIC; reset : IN STD_LOGIC; ce, load, dir : IN STD_LOGIC; din : IN STD_LOGIC_VECTOR (3 DOWNTO 0); Q : BUFFER STD_LOGIC_VECTOR (3 DOWNTO 0)); END SPCOUNT; ARCHITECTURE A OF SPCOUNT IS BEGIN PROCESS(clk,reset) VARIABLE counter: STD_LOGIC_VECTOR (3 DOWNTO 0); BEGIN IF reset=1 THEN counter:=0000; -- reset高电平有效 ELSIF clkEVENT AND clk=1THEN IF load=1THEN counter:=din; ELSE IF ce=1 THEN IF dir=1 THEN IF counter=1111 THEN counter:= 0000; ELSE counter:=counter+1; END IF; ELSE IF counter=0000 THEN counter:= 1111; ELSE counter:=counter-1; END IF; END IF; END IF; END IF; END IF; Q=counter; END PROCESS; END A; 寄存器是具有存储二进制数据功能的数字部件。寄存器分为基本寄存器和移位寄存器两类，基本寄存器只具有寄存数据的功能；移位寄存器除了具有存储二进制数据的功能以外，还具有移位功能。移位功能就是指寄存器里面存储的代码能够在时钟脉冲的作用下依次左移或右移，可以实现数据的串/并转换和数值运算。 1．题目要求 利用QuartusⅡ软件的文本输入方式，设计一个具有三态输出的八位数码寄存器，完成编译和波形仿真后，下载到实验平台验证电路功能。 2．电路设计 设d为数据输入端、oe为三态输出控制端（当oe=1时寄存器输出为高阻态；oe=0时为正常输出状态）、q为输出端。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY regist IS PORT(clk,oe : IN std_logic; d : IN std_logic_VECTOR(7 DOWNTO 0); q : BUFFER std_logic_VECTOR(7 DOWNTO 0)); END regist; ARCHITECTURE A OF regist IS SIGNAL qtemp : std_logic_VECTOR(7 DOWNTO 0); BEGIN PROCESS(clk,oe) BEGIN IF oe=0 THEN IF clkEVENT AND clk=1 THEN qtemp=d; END IF; ELSE qtemp=ZZZZZZZZ; END IF; q=qtemp; END PROCESS; END A; 循环移位寄存器分为循环左移和循环右移两种，能够完成数码的逻辑运算。循环左移是数据由低位向高位移动，移出的高位又从低位端移入该寄存器，变成低位；循环右移是数据由高位向低位移动，移出的低位又从高位端移入该寄存器，变成高位。 电路设计 设时钟输入端为CLK、并行数据输入端为DA