新数字电子技术基础 教学课件 赵莹CH3 ch37.pptVIP

集成逻辑门电路 集成逻辑门电路 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY nand2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END nand2; ARCHITECTURE one OF nand2 IS BEGIN y= a nand b; END one; 1、2 输入与非门的 VHDL 描述 3.7.1门电路的VHDL描述 2. 2 输入或门的 VHDL 描述及仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END or2; ARCHITECTURE one OF or2 IS BEGIN y= a or b; END one; 3. 异或门的 VHDL 描述及仿真 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY xor2 IS PORT(a, b : IN STD_LOGIC; y: OUT STD_LOGIC); END xor2; ARCHITECTURE one OF xor2 IS BEGIN y= a xor b; END one; 3.7.2 三态输出门电路的 VHDL 描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY TRI_GATE IS PORT(DATAIN,EN:IN STD_LOGIC; DATAOUT:OUT STD_LOGIC); END TRI_GATE; ARCHITECTURE one OF TRI_GATE IS BEGIN PROCESS(DATAIN,EN) BEGIN IF (EN=’1’) THEN DATAOUT=DATAIN; ELSE DATAOUT=’Z’; END IF; END PROCESS; END ONE; 集成逻辑门电路 集成逻辑门电路