新数字电子技术项目教程 教学课件 邱丽芳 项目2 3抢答器的触发锁存电路1.pptVIP

1.逻辑功能 图2-3-21（a）是下降沿触发JK触发器的逻辑电路，图2-3-21（b）是其逻辑符号，JK为信号输入端，框内“”左边加小圆圈“○”表示逻辑非的动态输入，它实际上表示用时钟脉冲CP的下降沿触发。 逻辑电路包含一个由两个与或非门G1、G2组成的基本RS触发器和两个输入控制门G3、G4。门G3、G4的传输延迟时间大于基本RS触发器的翻转时间，这种触发器正是利用门电路的传输延迟时间实现下降沿触发的。设触发器的 = =l，而初始状态为0，即Q=0， =1。 （a）电路结构 （b）逻辑符号 图2-3-21 下降沿触发JK触发器 (1)CP=0期间，与门B、B`及G3、G4同时被CP的低电平封锁，门A、A’是打开的，基本RS触发器的Q和 通过A、A’的反馈互锁保持不变。 (2)CP=1期间，门B、B’被解除封锁，基本RS触发器的状态可以通过门B、B’继续保持原状态不变。 下面再分析在CP的上升沿和下降沿的瞬间，电路工作状态所起的变化。 在CP由0到1的上升沿瞬间，由于与非门G3、G4传输时间的延迟作用，门B、B’先打开，这时与上述CP=1的情况相同，可见JK不起作用。 在CP由1到0的下降沿瞬间，情况就不同了。由于G3、G4的延迟，门B、B’先关闭，B=B`=1，而G3、G4的输出要求保持一个tpd的延迟时间，就在这一个极短时间内，或非门和与门A、A’相当于构成与非门的基本RS触发器，对应可得同步RS触发器的特性方程式： Qn+1 = J + Qn 此后，门G3、G4被CP=0封锁，触发器状态Q不再受JK信号影响而变化。 由此可知，该触发器只有在CP下降沿的时刻，才能使输出Q发生变化，具有边沿触发的特点。 下降沿触发的JK触发器的功能表、特性方程与同步时钟触发的JK触发器相同。 在下降沿触发的JK触发器中，触发器的次态仅仅取决于CP下降沿到达时刻J、K的状态。其波形图如图2-3-22所示。 图2-3-22下降沿触发的JK触发器波形图 图2-3-23 CT74LS112逻辑功能示意图 2.集成边沿JK触发器CT74LS112 常用的边沿JK触发器产品有CT74S112、CT74LS114、CT74LS107、CT74H113、CT74H101、CT74LS102等。此外也有在CP上升沿时刻使输出状态翻转的CMOS电路边沿JK触发器，如CC4027等，这种逻辑符号在CP处不画小圆圈。 CT74LS112芯片由两个独立的下降沿触发的边沿似触发器组成，它的逻辑功能示意图如图2-3-23所示，表2.3.9为其功能表。由该表可看出CT74LS112有如下主要功能： (1)异步置0。当 =0、 =1时，触发器置0，它与时钟脉冲CP及J、K的输入信号无关。 (2)异步置1。当 =1、 =0时，触发器置l，它与时钟脉冲CP及J、K的输入信号也无关。 (3)保持。取 = =l如JK=00时，触发器保持原来的状态不变。即使在CP下降沿作用下，电路状态也不会改变，Qn+1=Qn。 (4)置0。取 = =l，如JK=01时，在CP下降沿作用下，触发器翻到0状态，即置0，Qn+1=0。 (5)置1。取 = =l如，JK=10时，在CP下降沿作用下，触发器翻到1状态，即置1，Qn+1=1。 表2.3.9 边沿JK触发器CT74LS112功能表 输 入 输 出 功 能 说 明 CP J K Qn+1 × 0 1 × × 0 0 异步置0 × 1 0 × × 1 1 异步置1 ↓ 1 1 0 0 Qn 保持 ↓ 1 1 0 1 0 1 同步置0 ↓ 1 1 1 0 1 0 同步置1 ↓ 1 1 1 1 Qn 计数 1 1 1 × × Qn 保持 × 0 0 × × 1 1 不允许 (6)计数。取 = =l，如，JK=11时，则每输入1个CP的下降沿，触发器的状态变化一次，Qn+1= ，