新数字电子技术 教学课件 高建新 第3章 组合逻辑电路.pptVIP

例如，当输入8421码DCBA=0110时，应显示6，即要求同时点亮c、d、e、f、g段数码管， 熄灭a、b段数码管，所以译码器的输出应为Fa～Fg=0011111。同理，根据组成0～9这10个字形的要求可以列出8421BCD七段译码器的真值表。 (2) BCD七段显示译码器 BCD七段显示译码器的输入是1位BCD码(以D、C、B、A表示)，输出是各段数码管的驱动信号(以Fa～Fg表示)。 3.2.3 数据选择器与数据分配器 数据选择器能够根据地址选择码从多路输入数据中选择一路，送到输出端。 常用的数据选择器有4选1、8选1、16选1等多种类型。 1.四选一数据选择器 (3-4) 图3-21 4选1数据选择器逻辑图 a) 逻辑图 b) 逻辑符号 使能端 数据选择器不工作 数据选择器工作 2.八选一集成数据选择器74LS151 8个数据输入端 2个互补输出端 3个地址输入端 1个使能输入端 低电平有效 当 时数据选择器工作，输出为 当 时数据选择器不工作，输出 (3-5) 3.用数据选择器实现组合逻辑函数 （1）当逻辑函数的变量数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。 例3-5 试用8选1数据选择器74LS151实现逻辑函数 解法1： ①将逻辑函数转换成最小项表达式 ②将输入变量接到地址输入端，即A=A2，B=A1，C=A0。输出变量接到输出端，即L=Y。将逻辑函数L的最小项表达式与74LS151的功能表相比较，与L中出现的最小项对应的数据输入端接1，其他的数据输入端接0，即D3=D5=D6=D7=1；D0=D1=D2=D4=0。 ③画出连线图如图3-23所示。 解法2： ①作出逻辑函数L的真值表如表3-12所示。 ②将输入变量接至数据选择器的地址输入端，即A=A2，B=A1，C=A0。输出变量接至数据选择器的输出端，即L=Y。将真值表中L取值为1的最小项所对应的数据输入端接1，其他最小项对应的数据输入端接0。即D3=D5=D6=D7=1；D0=D1=D2=D4=0。 ③画出连线图如图3-23所示。 （2）当逻辑函数的变量数大于数据选择器的地址输入变量个数时，要分离出多余的变量，把它们加到适当的数据输入端。 例3-6 试用4选1数据选择器实现逻辑函数： 解：①由于L有3个输入信号A、B、C，而4选1仅有两个地址端A1和A0，所以选A、B接到地址输入端，且A=A1，B=A0。 ②将逻辑函数转换成最小项表达式： ③将C加到适当的数据输入端，画出连线图如图3-24所示。 变量C所对应的数据D0=0、D1=D2=C、D3=1。 二者 比较 4.数据分配器 数据分配器能将一路输入数据，根据地址选择码分配给多路数据输出中的某一路输出的电路。 例如用74LS138译码器改接成“1线-8线”数据分配器的 一种接线方法，如图3-26所示。 3.2.4 加法器 1.半加器 实现2个1位二进制数相加，而不考虑低位进位的运算电路称为半加器。 用一个异或门和一个与门可组成半加器。 设Ai和Bi分别表示第i位的被加数和加数输入，Si为本位和的输出，Ci为向相邻高位的进位输出。 (3-6) 2.全加器 图3-27 全加器 a）逻辑电路 b）逻辑符号 被减数 减数 来自相邻低位的进位输入 本位和的输出 向相邻高位的进位输出 （3－7） 3．多位数加法器 图3-28 4位串行进位加法器逻辑图 图3-29 集成4位加法器74LS283引脚图 74LS283是一种典型的4位快速进位的集成加法器： 3.2.5 数值比较器 1.一位数值比较器 能够实现两个相同位数的二进制整数的数值比较，并能判定其大小关系的电路。 2.集成4位数值比较器74LS85 当A3A2A1A0和B3B2B1B0 两个数比较时： (1) 如果A3B3，则可以肯定AB，这时输出FAB=1;若A3B3， 则可以肯定AB, 这时输出FAB=1。 (2) 如果A3=B3时，再去比较次高位A2、B2。若A2B2,则FAB=1；若A2B2，则FAB=1。 (3) 如果A2=B2时，再继续比较A1、B1。依次类推，直到所有的高位都相等时，才比较最低位。这种从高位开始比较的方法要比从低位开始比较的方法速度快。 表 3-16 74LS85比较器功能表 3.集成数值比较器74LS85逻辑功能的扩展 图3-32 四位比较器扩展为八位比较器 (1) 当应用一块芯片来比较4位二进制数时，应使级联输入端的“A=B”端接1，“AB”端与“AB”端都接0。 (2) 若要扩展比较数位数时，可应用级联输入端作片间连