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在线教务辅导网: 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址: 8.3功能器件的VerilogHDL实现 module reg8(out_data,in_data,clk,clr); output[7:0] out_data; input[7:0] in_data; input clk,clr; reg[7:0] out_data; always @(posedge clk or posedge clr) begin if(clr) out_data =0; else out_data =in_data; end endmodule 一 8位数据寄存器 二 8位移位寄存器 module shifter(din,clk,clr,dout); input din,clk,clr; output[7:0] dout; reg[7:0] dout; always @(posedge clk) begin if (clr) dout= 8b0; //同步清0,高电平有效 else begin dout = dout 1; //输出信号左移一位 dout[0] = din; //输入信号补充到输出信号的最低位 end end endmodule 三可变模加法/减法计数器 module updown_count(d,clk,clear,load,up_down,qd); input[7:0] d; input clk,clear,load; input up_down; output[7:0] qd; reg[7:0] cnt; assign qd = cnt; always @(posedge clk) begin if (!clear) cnt = 8h00; //同步清0,低电平有效 else if (load) cnt = d; //同步预置 else if (up_down) cnt = cnt + 1; //加法计数 else cnt = cnt - 1; //减法计数 end endmodule 四 带异步复位的4位Johnson 计数器 module johnson(clk,clr,out); input clk,clr; output[3:0] out; reg[3:0] out; always @(posedge clk or posedge clr) begin if (clr) out= 4h0; else begin out= out 1; out[0]= ~out[3]; end end endmodule
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