新电工电子技术 上册 教学课件 储克森 30第三十讲.ppt

第四节 基本数字部件 数字电路主要有两大重要组成部分。一个是组合逻辑 电路；另一类是时序逻辑电路 一、二进制加法器 1．半加器 完成两个一位二进制数A和B相加的数字电路称为半 加器。半加器真值表如表7-15所示。 其逻辑结构和逻辑符号如图7-24示 2．全加器 完成两个一位二进制数Ai和Bi本位及来自相邻低位的 进位Ci-1相加的数字电路称为全加器。逻辑结构图和逻 辑符号如图7-25。 全加器的逻辑状态见表7-16。 3．全加器集成电路 二、译码器 把二进制代码代表的特定含义翻译出来的过程称为译 码，完成该功能的数字电路称为译码器。 1．通用译码器 其输入与输出的关系见表7-17 2．显示译码器 显示译码器是将数字或文字的代码译出，并驱动显示 器显示出数字文字符号的一种功能器件 7段显示器显示段布置及字形组合如图7-28。 表7-18是8421十进制编码七段译码器的字段控制要求。 其中√表示该灯亮。 三、编码器 编码是译码的反过程。实现编码功能的数字电路称之 为编码器。 图7-30是3位二进制优先编码器148外引脚排列图。真值 表如表7-19。 四、寄存器 用来存储数码的逻辑部件称为寄存器。按其功能不 同，可分为数码寄存器和移位寄存器。 1．数码寄存器 存放数码的组件称为数码寄存器，简称寄存器。图7- 31是由四个D触发器组成的四位数码寄存器。 2．移位寄存器 具有数码移位功能的寄存器称为移位寄存器，它分单 向移位和双向移位寄存器两大类 。 图7-32所示是由D触发器组成的四位串入一串/并出左 移位寄存器。 各触发器的CP均相同，其状态方程为 假设各触发器的初始状态都为0，若要寄存数码 “1011”，则可由串行输入端D0输入一组与移位脉冲 CP同步的串行数码“1011”，则Q3、Q2、Q1、和Q0的 状态转换表如表7—20所示。显然：经过四个移位脉冲 作用后，四位串行输入数码“1011”全部被送入移位 寄存器，由Q3Q2Q1Q0端并行输出，实现了将串行码、 转换成并行码的逻辑功能；当需要串行输出时，则Q3 端可作为串行输出端，再 送入三个移位脉冲，移位 寄存器中存放的四位数码 “1011”就可由Q3端全部 移出，实行串入一串出的 逻辑功能 。 3．寄存器集成电路 图7-33是带有清除端的四位寄存器175，它由四个D触 发器组成。表7-21是175逻辑功能表。 图7-34是四位双向移位寄存器194，表7-22是194功能表 五、计数器 计数器若按各个计数单元动作的次序划分，可分为同 步计数器和异步计数器；若按进制方式不同划分，可分 为二进制计数器、十进制计数器以及任意进制计数器； 若按计数过程中数字的增减划分，可分为加法计数器、 减法计数器和加减均可的可逆计数器。 1．异步二进制加法计数器 图7-35是用四个主从JK触发器组成的四位二进制加法 计数器逻辑图 特性方程 当计数脉冲CP输入后，各触发器状态的变化及计数 情况见表7-23所示 计数器所累计的输入脉冲数可用下式表示： N=Q3×23+Q2×22+Q1×21+Q0×20 各级触发器的状态可用波形图表示，如图7-36所示。 2．集成计数器 图7-37是SN7490A型二—五—十 进制集成计数器的外引线排列图。 表7-24是它的功能表。 * * 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 表7-15 半加器逻辑真值表 a）半加器逻辑结构 b）半加器逻辑符号 图7-24 半加器 表7-16 全加器逻辑状态表 图7-25 全加器 表7-17 4/10线译码器输入与输出关系表 图7-28 7段显示器 表7-18 8421十进制编码七段译码器的字段控制要求 表7-19 优先编码器148 图7-31 D触发器组成的四位寄存器 图7-32 用D触发器组成的四位左移寄存器 图7-35 用JK触发器组成的异步二进制四位加法计数器 图7-36 各级触发器的波形图 图7-37 SN7490A二—五—十进制集成计数器外引线排列图 表7-24 SN7490A功能表 作业：P161 7-6 *