新电工与电子技术 教学课件 韩敬东 第7章.pptVIP

图7.25 CT74LS138译码器逻辑图与管脚图 输入端：A2 、A1 、A0 ，为二进制代码；输出端： ，低电平有效； 使能端：S为控制端（又称使能端） S=1 译码器工作；S=0 禁止译码， 输出全1 。 （2）真值表。 表7.14为3线一8译码器CT74LS138的真值表 1 1 1 1 1 1 1 0 1 1 1 1 0 1 1 1 1 1 1 0 1 1 1 0 1 0 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 0 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 0 1 0 1 0 1 0 1 1 1 1 1 1 0 0 1 1 0 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 1 1 1 1 1 1 × × × 0 × 1 1 1 1 1 1 1 1 × × × × 1 A2 A1 A0 输出 输入 表7.14译码器CT74LS138的真值表 （3）逻辑功能： 三个译码输入端（又称地址输入端）A2、A1、A0， 八个译码输出端 ，以及三个控制端 、 、 （又称使能端）， 、 、 是译码器的控制输入端，当 = 1、 + = 0 (即 = 1， 和 均为0)时，S输出为高电平，译码器处于工作状态。否则，译码器被禁止，所有的输出端被封锁在高电平。 (4)输出逻辑函数 当译码器处于工作状态时，每输入一个二进制代码将使对应的一个输出端为低电平，而其它输出端均为高电平。也可以说对应的输出端被“译中”。 74LS138输出端被“译中”时为低电平，所以其逻辑符号中每个输出端上方均有“—”符号。 2、利用译码器实现组合逻辑函数 译码器74LS138地址输入端作为逻辑函数的输入变量，译码器的每个输出端 都与某一个最小项相对应，加上适当的门电路，就可以利用译码器实现组合逻辑函数。 【例7.6 】试用74LS138译码器实现逻辑函数： 、 、 解：因为 则 因此，正确连接控制输入端使译码器处于工作状态，将 、 、 、 、 经一个与非门输出，A2、A1、A0分别作为输入变量 A、B、C，就可实现该组合逻辑函数F。逻辑电路图如图7.26。 图7.14CMOS“非”门电路 图7.15COMS“与非”门电路 6、CMOS“或非”门电路 图7.16是CMOS“或非”门电路。驱动管T1和T2为N沟道增强型，两者并联；负载管T3和T4为P沟道增强型，两者串联。当A，B两个输入端为“1”时，输出端Y为“0”。只有当输入端全为“0”，输出端才为“1”。 由上述可知，“与非”门的输入端愈多，串联的驱动管也愈多，导通时的总电阻就愈大，输出低电平值将会因输入端的增多而提高，所以输入端不能太多。而“或非”门电路的驱动管是并联的，不存在这个问题。所以在MOS电路中，“或非”门用得较多。 7.1.4.集成逻辑门的使用常识 1、使用TTL电路应注意的问题 A、TTL电路的电源采用+5V，因此电源电压不能高于+5.5V，使用时不能将电源与地错接，否则会因为过大电流而造成器件损坏。 B、电路各输入端不能直接与高于+5.5V和低于-0.5V的低内阻电源连接，因为低内阻电源能提供较大电流，会由于过热而烧坏器件。 C、输出不允许与电源或地短路，否则可能造成器件损坏。 D、在电源接通时，不要移动或插入集成电路。 E、多余的输入端最好不要悬空。悬空容易接受干扰，有时会造成电路误动作，在时序电路中表现得更明显。因此，多余输入端一般不采用悬空的办法，而要根据需要处理。例如与非门、与门的多余输入端可直接接到VCC上，也可将不同的输入端共用1个公用电阻连接到VCC上；或将多余输入端与使用端并联。不用的或门和或