EDA计算器设计大作业.docVIP

计算器设计 专业：电子信息工程 设计者： 摘要 本文介绍了一个简单的计算器的设计，该设计采用了现场可编程逻辑器件FPGA设计，并基于VHDL语言实现加减乘除功能，并用十进制显示在数码管上。系统由计算部分、输入部分、选择部分、输出部分组成，计算部分为加法器、减法器、乘法器和除法器组成。使用Altera公司的QuartusII开发软件进行功能仿真并给出仿真波形，并下载到试验箱,用实验箱上的按键开关模拟输入，用数码管显示十进制计算结果。通过外部按键可以完成四位二进制数的加、减、乘、除四种运算功能，其结果简单，易于实现。 关键字：VHDL，计算器，QuartusII 目录 一．实验目的 4 二、流程图 4 三．顶层原理图 5 四、各个模块 7 (1)加法器模块 7 1、封装元件 7 2、加法器程序 8 3、仿真结果 8 （2）减法器模块 9 1、封装元件 9 2、减法器程序 10 3、仿真结果 11 4、硬件运行结果 12 （3）乘法器模块 13 1、封装元件 13 2、乘法器的设计思想 13 3、乘法器程序 14 4、仿真结果 15 5、硬件运行结果 15 （4）除法器模块 16 1、封装元件 16 2、除法器设计思想 16 3、除法器程序 17 4、仿真结果 17 5、硬件运行结果 18 （5）8位除法器 19 1、封装元件 19 2、8位除法