新Xilinx FPGA设计基础 VHDL版 含光盘 教学课件 李云松 全书 第6章.pptVIP

第6章 VHDL程序设计实验 6.1 实验一 层次化工程的创建6.1.1 实验介绍　　本实验将完成两个实体MY_AND2和MY_OR2的RTL描述，并用结构化的描述方式描述如图6.1所示电路的顶层模块AND_OR。实验中默认的文件夹为\VHDL_LABS\，读者可以在任意位置创建文件夹VHDL_LABS。 图6.1 AND_OR的层次结构 6.1.2 实验目标　　● 熟悉简单逻辑门的RTL描述；　　● 创建简单电路的结构化描述；　　● 用VHDL创建层次结构描述；　　● 熟悉ISE集成环境中的HDL编辑器。6.1.3 实验过程　　本实验包含三个主要的部分：使用ISE集成环境创建一个新的工程；完成逻辑门的RTL描述；检查代码中的语法错误并生成原理图。每个部分都有对应的详细步骤，并有图表辅助说明步骤的内容。读者可以按照详细步骤一步一步完成实验，也可以按照大的实验部分自行完成。 6.1.4 实验步骤　　1．创建一个新的工程　　在\VHDL_LABS\目录下创建一个新的工程，新工程命名为LAB1。具体操作步骤如下：　　 1 选择“开始→所有程序→Xilinx ISE 9.1i”或直接双击桌面上Xilinx ISE 9.1i的图标，打开ISE 9.1i集成环境。　　 2 在ISE中，选择菜单栏中的 File→New Project，打开创建新工程界面，如图6.2所示。 图6.2 创建新工程界面 　　 3 在 Project Name中填入工程名LAB1，在 Project Location中填入工程所在文件夹\VHDL_LABS\LAB1。　　 4 单击 Next按钮。　　 5 在图6.3中填入如下参数： Family：Spartan3； Device：XC3S200； Package：PQ208； Speed：-5。　　 6 单击 Next按钮，在Create New Source窗口和Add Existing Sources窗口中都不做任何操作，在Project Summary窗口中确认工程信息后，单击Finish按钮完成新工程的创建。 图6.3 工程属性参数 　　2．逻辑门的RTL描述　　编写MY_AND2实体的VHDL代码。　　 1 选择菜单栏中的 Project→New Source。　　 2 在 Select Source Type 窗口中，选择左侧VHDL Module，在右侧 File Name栏中填入文件名MY_AND2，单击Next按钮后弹出Define Module窗口，如图6.4所示。 图6.4 输入模块的相关参数 　　 3 输入模块的Architecture Name 和端口参数，如图6.4所示。　　 4 输入完成后单击 Next按钮，确认模块参数后，单击Finish按钮。　　新文件生成向导会按照用户输入的参数创建新文件，但是完成向导的操作后，对文件的全部后续修改都只能在HDL编辑器中修改。　　 5 用VHDL的逻辑运算操作符和直接代入语句描述逻辑门的功能，即 C A and B。用户可以对照实验后面给出的代码做相应的修改。　　编写MY_OR2和AND_OR模块的VHDL代码。 　　 1 重复上面的步骤完成MY_OR2.VHD和AND_OR. VHD代码的编写。　　 2 将AND_OR.VHD的输入定义为一个总线，即STD_ LOGIC_VECTOR类型。　　 3 在AND_OR模块中，必须声明和例化被调用的下层模块MY_AND2和MY_OR2。　　 4 在AND_OR模块中，必须显式地定义用于下层模块互联的连线信号。　　 5 ?MY_OR2和AND_OR模块的代码可以参照本实验后面给出的代码实例。 　　3．语法检查并生成原理图　　检查所写代码中的语法。　　 1 在ISE的Sources窗口中选中AND_OR模块，在Processes窗口中，展开Synthesize，双击Check Syntax，如图6.5所示。 图6.5 语法检查 　　 2 如果语法检查有错误，修正相应的错误。　　语法检查成功并不能说明设计文件中没有任何问题，设计文件的问题有可能在综合或后续的一些操作中才会被检测出。　　将设计文件生成对应的原理图，直观地检查设计是否满足最初的设计要求。在生成原理图的过程中，ISE同时会对工程做综合。在综合的过程中，ISE有可能会对设计文件的一些问题报错，如果出现错误，请对照修正。　　 1 在Sources窗口中，选中AND_OR.VHD，在Processes窗口中，展开Synthesis，双击View RTL Schematic，如图6.6所示。 图6.6 查看原理图 　　AND_OR