数字电子技术 作者 张伟林 王翠兰 模块四 时序逻辑电路.pptVIP

（四）集成双向移位寄存器74LS194 图4-33 集成双向移位寄存器74LS194的逻辑符号和管脚排列 M1、M0为工作方式控制端，M1、M0的4种取值（00、01、10、11）决定了寄存器的逻辑功能。74LS194的逻辑功能表如表4-13所示。 表4-13 集成双向移位寄存器74LS194逻辑功能表 数据并行输入 ↑ 1 1 1 数据左移 ↑ 0 1 1 数据右移 ↑ 1 0 1 保持 × 0 0 1 清零 × × × 0 功 能 CP M0 M1 2．十进制减法计数器 图4-16 74LS192减法计数器逻辑电路 表4-7 74LS192减法计数器状态转换表 3．多级加法计数器 74LS192组成的三级加法计数器逻辑电路如图4-17所示，计数范围是000～999。 图4-17 74LS192组成的三级加法计数器逻辑电路 4．反馈复位法构成八进制计数器 图4-18 八进制加法计数器逻辑电路 当QD?=?CLR?=?1时，计数器异步清零复位，计数范围是0～7。 5．反馈预置数法构成六进制计数器 图4-19 六进制加法计数器逻辑电路 （一）仿真实验1 测试74LS192十进制加法计数功能 图4-20 74LS192加法计数器测试电路 测试74LS192十进制加法计数器逻辑电路如图4-20所示，操作步骤如下。 （1）从TTL数字集成电路库中拖出74LS192。 （2）从电源库中拖出电源VCC、接地。 （3）从显示器材库中拖出译码显示器和一个逻辑指示灯。 （4）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz。 （5）将脉冲信号加到加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。 （6）按下仿真开关进行测试，数码依次显示0～9和进位信号。 （二）仿真实验2 测试74LS192十进制减法计数功能 图4-21 74LS192减法计数器测试电路 测试74LS192十进制减法计数器逻辑电路如图4-21所示，操作步骤如下。 （1）从TTL数字集成电路库中拖出74LS192。 （2）从电源库中拖出电源VCC、接地。 （3）从显示器材库中拖出译码显示器和一个逻辑指示灯。 （4）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz。 （5）将脉冲信号加到减时钟脉冲信号输入端DOWN，加时钟脉冲信号输入端UP接高电平。 （6）按下仿真开关进行测试，数码依次显示9～0和借位信号。 （三）仿真实验3 74LS192组成两级十进制加法器 图4-22 两级加法计数器测试电路 用74LS192组成两级十进制加法器的逻辑电路如图4-22所示，操作步骤如下。 （1）从TTL数字集成电路库中拖出两个74LS192，分别是U1和U2。 （2）从电源库中拖出电源VCC、接地。 （3）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz。 （4）从显示器材库中拖出两个译码显示器，其中U3显示个位数，U4显示十位数。 （5）??将时钟脉冲信号加到U1的加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。 （6）U1和U2进行加法方式的级联。 （7）按下仿真开关进行测试，数码依次显示00～99。 （四）仿真实验4 用反馈复位法构成八进制加法计数器 图4-23 八进制加法计数器测试电路 用反馈复位法构成八进制加法计数器的逻辑电路如图4-23所示，操作步骤如下。 （1）从TTL数字集成电路库中拖出74LS192。 （2）从电源库中拖出电源VCC、接地。 （3）从显示器材库中拖出译码显示器。 （4）从仪表栏中拖出信号发生器，将脉冲信号的频率改为10Hz。 （5）将74LS192的数据输出端QD与直接清零端CLR连接。 （6）将时钟脉冲信号加到加时钟脉冲信号输入端UP，减时钟脉冲信号输入端DOWN接高电平。 （7）按下仿真开关进行测试，数码依次显示0～7。 （五）仿真实验5 用反馈置数法构成六进制加法计数器 图4-24 六进制加法计数器测试电路 用反馈置数法构成六进制加法计数器的逻辑电路如图4-24所示，操作步骤如下。 （六）实验1 测试74LS192十进制加法计数功能 图4-25 十进制加法计数器实验电路 （七）实验2 应用反馈复位法构成七进制加法计数器 图4-26 七进制加法计数器实验电路 项目三 寄存器 寄存器是用来存放数据的电路，通常由具有存储功能的多位触发器构成。 按照存取数据方式的不同，寄存器可分为数据寄存器和移位寄存器两大类。数据寄存器只能并行输入数据和输出数据。移位寄存器中的数据可以在移位脉冲作用下依次左移或右移，数据既可以并行输入和输出，也可以串行输入和输出，而且还