数字电子技术基础 第2版 工业和信息化高职高专“十二五”规划教材立项项目 作者 焦素敏 第5章.pptVIP

6.逻辑功能分析 从状态图和时序图可以看到,该电路一共有3个状态00、01、10。当X=0时,按照加1规律从00→01→10→00循环变化,且当状态转换为10(最大数)时,输出Z=1。当X=1时,按照减1规律从10→01→00→10循环变化,且当状态转换为00(最小数)时,输出Z=1。所以该电路是一个可控的3进制计数器,当X=0时,作加法计数,Z是进位信号;当X=1时,作减法计数,Z是借位信号。 5.3.3.锁存器 74194的逻辑功能 【例5.8】用74LS161组成256进制计数器。 当计数模数M16时，需用多片74161 串行进位方式组成256加法计数器 并行进位方式组成256加法计数器 并行进位方式：以低位片的进位信号作为高位片的工作状态控制信号。 当使能信号到来时，输出随输入数据变化(相当于输出直接接到输入端);当使能信号结束时，输出保持使能信号跳变时的状态不变。 1.锁存器原理 2.锁存器集成电路介绍 75是4位锁存器,它包括TTL系列中的54/7475,54/74LS75和CMOS系列中的54/74HC75等。 5.3.4寄存器集成电路介绍 1.集成移位寄存器74194 集成移位寄存器74194如图所示,其功能表如表所示。由书中表可以看出74194具有如下功能。 2.集成移位寄存器的应用 用194组成环形计数器 2.集成移位寄存器的应用 用194组成扭环形计数器 计数器 二进制计数器 十进制计数器 N进制计数器 加法计数器 同步计数器 异步计数器 减法计数器 可逆计数器 加法计数器 减法计数器 可逆计数器 二进制计数器 十进制计数器 N进制计数器 ······ 计数器的分类 5.4 计数器 计数器——能累计输入脉冲个数 5.4.1二进制计数器 1、异步二进制计数器 二进制数的每一位只有1和0两个数码,因此一个双稳态触发器可表示一位二进制数。习惯上用触发器的0态表示二进制数码0,用1态表示二进制数码1。用若干个触发器连接起来,可表示多位二进制数,构成常用的二进制计数器。 以3位二进制加法计数器为例,逻辑图如图下所示。图中JK触发器都接成T′触发器(即J=K=1)。最低位触发器FF1的时钟脉冲输入端接计数脉冲CP,其他触发器的时钟脉冲输入端接邻低位触发器的Q端。 3位异步二进制加法计数器 3位异步二进制减法计数器 2、同步二进制计数器 (1)同步二进制加法计数器 由4个JK触发器组成的4位同步二进制加法计数器的逻辑图如图5.33所示,图中各触发器的时钟脉冲同时接计数脉冲CP,因而这是一个同步时序电路。 由逻辑图知,各触发器的驱动方程分别为 (2)同步二进制可逆计数器 X=1时作加法计数；X=0又能作减法计数 1. 8421BCD码同步十进制加法计数器 (1)写出驱动方程 5.4.2十进制计数器 (2)写出次态方程 写出JK触发器的特性方程Q,然后将各驱动方程代入JK触发器的特性方程 ,得各触发器的次态方程: 设初态为0000,代入次态方程得状态表 (3)作状态图及时序图 (3)作状态图 及时序图 (4)检查电路能否自启动 ②各触发器的驱动方程: ①时钟方程:(“↓”表示时钟脉冲下降沿触发。 2. 8421BCD码异步十进制加法计数器 (2)求状态方程 将各驱动方程代入JK触发器的特性方程,得各触发器的状态方程: (3)作状态表 注意各触发器的时钟条件。只有当相应的触发沿到来时,才能按状态方程决定其次态的转换 5.4.3　集成计数器介绍 异步二－五－十进制计数器74LS290 异步二－五－十进制计数器74LS290 置0端 置9端 74LS290功能表 加法计数 计 数 计 数 计 数 计 数 ↓ ↓ ↓ ↓ 0 × × 0 0 × × 0 0 × 0 × × 0 × 0 异步置数 1 0 0 1 × 1 1 × × 异步清零 0 0 0 0 0 0 0 0 × × 0 × × 0 1 1 1 1 Q3 Q2 Q1 Q0 CP S9（1） S9（2） R0（1） R0（2） 工作模式 输出 时钟 置位输入 复位输入 2. 74290的应用 先将74290接成十进制计数器，即将CLK1与Q0相连，CLK0作为外部计数脉冲CLK。 例5.4 用74290构成六进制计数器 74290具有异步清零功能，用反馈清零法应增加一个过渡状态 置9法构成六进制 Q3Q2Q1Q0 0000 0001 0010 0011 0100 1001 7429