数字电子技术基础 毛炼成 谈进 ch4.pptVIP

第 4 章　组合逻辑电路 4.1 组和逻辑电路分析 自20世纪80年代中期开始，以设计专用集成电路（ASIC）为核心的电子设计自动化（EDA）技术迅速发展。 ASIC是为某个数字系统专用的大规模或超大规模集成电路。用ASIC代替传统的中、小规模集成电路（一片ASIC所代替的数量可以高达数万，甚至数十万），可以降低系统的体积、重量、功耗与成本，更重要的是可以大大提高电路的可靠性，因为一个系统所用的元器件越多，其连接点就越多，发生故障的可能性就越大（连接点就是一种故障源）；同时所用的元器件越多，元器件的平均失效时间，也就是平均寿命就越短。 生产ASIC的方法有全定制、半定制、门陈列、可编程逻辑元器件等。 ① 全定制是指为某数字系统专门设计生产的ASIC，因为是专门设计，其性能会尽可能地好，物理成本（指实际耗用的物理资源）也会做到尽量低。但半导体元器件生产过程长，设计制作掩模的费用是极其昂贵。 ② 半定制又称标准单元法。它是将一些成熟的模块的版图设计存储于标准单元库中，设计时调出所需要的模块，加以组合而成。这种方法比全定制所需的时间短，设计费用小。但这种方法因掩模的数目并未减少，所以还用于生产批量较大和设计较为成熟的场合。 ③ 门阵列。门电路是数字电路最基本的元器件，如将若干门电路（通常为与非门或者非门）排成阵列，加以恰当的连接，就可以构成任何数字系统。生产ASIC时只要设计连线的掩模版就行了，这样做大大缩短了时间，降低了成本，这就是所谓门阵列方法。这种方法因为还没有彻底摆脱掩模，成本还是较高。 ④ 可编程逻辑元器件（PLD）。使用可编程逻辑元器件来设计数字系统是最方便的，特别是可以现场编程和可以擦除改写的PLD。这类PLD可在实验室进行设计，而且可以反复修改，这种方法设计时间短，成本低，而且不担风险，是进行科学研究和小批量生产最佳选择方案。 上面所介绍的可编程逻辑元器件属于阵列型结构，它只有一个与阵列和一个或阵列。 此外还有另一种单元型结构的PLD，它由许许多多小单元组成，每个小单元是一个很小的类似PLD的结构，因为这些小单元像门阵列那样排成阵列形式，故称为现场可编程门阵列（FPGA）。其集成规模通常比阵列型结构的PLD大. 4.4.2 PLD的开发过程 用可编程元器件设计数字逻辑电路的过程如图4-59所示。图中第1步所说的构思设计指的就是前面所述的逻辑设计过程。第2步是根据所设计的电路选择合适的PLD元器件。第3步是编制JEDEC（简称JED）文件。JEDEC是电子元器件工程联合委员会（Join Electronic-Device Engineering Council）的缩写，JED文件就是按该协会制定的标准格式编写的关于元器件编程信息的计算机文件，它是以码点形式描述的关于PLD阵列中各点的连接信息，俗称熔丝图， JED文件是在PC或工作站的平台上，由开发系统软件完成的。 将JED文件通过编程器或直接在PC平台上以在系统编程的方式下载到PLD芯片中，这就是第4步——PLD编程。第5步是PLD测试，指的是对下载后的PLD元器件进行功能测试，这通常是由下载软件完成的，经过检验，确认下载无误后，元器件便可投入使用。 开发软件生成JED文件的过程如图4-60所示。首先要将设计构思输入开发系统，输入方法很多，目前主要有硬件描述语言（HDL）、原理图和波形图（waveform）3种。HDL可分为逻辑方程（Equation）、真值表（Truth_Table）、状态图（State_Diagram）以及更高层的行为描述等形式。前面提到的VHDL就是一种国际电工电气工程师协会的标准语言。其中原理图输入方式是在开发系统的软件平台上，调用各种逻辑符号（系统对所提供的各种符号都有相应的库文件），将它们用“导线”连接起来，如图4-61所示的那样即可。 在用上述方法编制输入源文件时，因各种开发软件中大多包含自动逻辑简化程序，因此对于逻辑表达式是否最简通常不必苛求，相反应当重视逻辑表达式的逻辑含义是否清楚，以便于阅读和修改。 源文件输入计算机后，开发软件首先检查它的格式是否符合标准，有无语法错误以及引脚安排是否正确，功能能否实现，有无矛盾之处等，待上述问题解决以后，就开始编译（Compile）。所谓编译，就是在计算机中建立所要设计的电路系统的模型，最常用的是一种网络表（Net List）模型，它将所设计电路中的每一个输入、输出和中间环节都定义一个网络节点，并将这些节点编号列表。对每个节点而言，不仅列出它的前置节点的标号及所执行的运算功能，还要列出其负载节点的标号。 接下来的工作是进行逻辑仿真或称逻辑模拟。 所谓仿真就是在编译时，在建立的电路模型输入端加上测试码（或测试序列），并对电路的输出和每个节点进行测试，以检验所设计的电路系统是否能实现预期