数字电子技术基础 毛炼成 谈进 ch6.pptVIP

因为有CLK输入，下列器件部是时序逻辑器件: 74LS190。DCAB并行输入，~LOAD对应置数控制端；~CTEN是 数据允许端；~U/D计数端，低电平加，高电平减；~CLR低电平清 零；右边输出四位，~RCO进、借位信号，MAX/MIN与之对应。 4017有两个CLK端，肯定不能同时输入，CLK1作用时，CLK2接低电平，CLK2作用时，CLK1接高电平，右边Qi 有10个，应该是十进制数，若是二进制数则有 个输出变化，RST高电平清零； 6.2.1 采用中规模集成元器件的时序逻辑电路设计 【例】用二-五-十进制计数器设计一个七进制计数器 （1）74HC290分析： 74HC290是一个异步二-五-十进制计数器，除二、五进制外其它进制计数器必须先接成十进制后，才能实现；因为是高电平异步置0、置9，所以计数周期为：0~6，反馈为（0111）7。 接成七进制 接成十进制 同步置数必须在 CP 作用下才能进行，称为脉冲置数；异步置数无此限制，称为电平置数。 二－五－十进制计数器应用举例 （2）74HC160 74HC160是具有同步并行置数、异步置0方式工作的十进制（BCD码）计数器。 功能表 (3) 74HC161—十六进制计数器，异步清零， 同步置数，管脚与160相同。 (4) 74HC162 —十进制计数器，同步清零、置数。 (5) 74HC163 —十六进制计数器，同步清零、置数。 74HC160 — 采用清零、前置数、后置数方式七进制。 清零七进制 0~6 前置数七进制 0~6 七进制有多种表现形式： 0~6、1~7，2~8、3~9… 后置数七进制3~9 （6）74HC191 二进制可逆计数器 74HC191是双向可逆计数器，可并行置数。 （1）* 当加计数到QDQCQBQA=1111时，有进位。 （2）* 当减计数到QDQCQBQA=0000时，有借位。 是芯片允许端， 是并行置数触发端， 是加法、减法计数设置，低电平加、高电平减 （7）74HC190 十进制计数器，功能与191相似。 （8）74HC192和74HC193 功能基本与74HC190、74HC191相同，唯一的区别 是：190、191是一个CLK端，一个加减计数控制端， 而192、193是两个CLK端，两个独立的加减计数控 制端，192是十进制，193是四位二进制计数器。 【例6.3】分别将74HC191和74HC192接成 加法、减法自动可逆计数器 74HC191和74HC192都是可逆计数器，如果要接成自动可逆计数，就需要用用一个触发器来完成，因为触发器可以存储一位二进制数据。在加计数、减计数到最大、最小时，通过触发器状态的转换完成计数类型自动转换。 这种概念可以用在公共场所统计进场、退场人数的统计上… 如果不是最大范围计数转换，则可以根据需要，增加门电路完成其它进制的自动加、减计数方式。以下为0~7~0自动循环计数应用模式。 6.2.2 其他类型时序逻辑电路的设计 1．设计一个节拍脉冲发生器 节拍脉冲发生器也称时序脉冲分配器，在数字电路中是不可缺少的基本时序逻辑控制部件。它有多个输出端，在这些输出端线上按一定次序输出控制信号去控制系统中各个部分，使其协调地工作。 由三个触发器构成的８脉冲顺序发生器 ８脉冲顺序发生器在实现的时候可能会产生竞争与冒险， 　产生的原因是因为脉冲在转换传输时间延迟所致。 脉冲顺序发生器波形 解决的方法非常简单： 只需要增加选通脉冲就可以了。 本章小结 　　时序逻辑电路一般包含组合逻辑电路和存储器两个组成部分。它们在任一时刻的输出不仅与当前输入有关，而且与电路原来的状态有关。 　　时序逻辑电路可分为同步时序电路和异步时序电路两大类。描述时序逻辑电路的工具是输入/输出状态方程、状态表、状态图和时序图。 　　时序逻辑电路的分析，是通过已知的逻辑图列出电路的输入/输出状态方程，然后通过状态方程得到状态表、状态图，或画出时序图，最终得到电路的逻辑功能。 　　时序逻辑电路的设计，应尽可能地采用中规模的集成时序逻辑单元，让电路的实现简单可靠，如果内容复杂，可采用可编程元器件 6.1同步时序逻辑电路的分析与描述 第 6 章　时序逻辑电路 6.2 时序逻辑电路的设计 本章小结 在线教务辅导网： 教材其余课件及动画素材请查阅在线教务辅导网 QQ:349134187 或者直接输入下面地址： 学习目标 了解时序逻辑电路描述方式 了解时序逻辑电路分析方法 了解常用时序逻辑电路元器件 了解时序逻辑电路基本设计思想 6.1 同步时序逻辑电路的分析与描