数字电子技术基础 第2版 工业和信息化高职高专“十二五”规划教材立项项目 作者 焦素敏 第3章.pptVIP

第3章 组合逻辑电路 3.1 组合逻辑电路的分析方法和设计方法 3.1.1 组合逻辑电路的基本概念 3.1.2 组合逻辑电路的分析方法 3.1.3 组合逻辑电路的设计方法 3.2 编码器 3.2.1 编码器的原理和分类 3.2.2 集成编码器 3.2 编码器 3.3 译码器和数据分配器 3.3.1 译码器的原理和分类 3.3.2 集成译码器 3.3.3 数据分配器 3.4 数据选择器 3.4.1 数据选择器的原理 3.4.2 集成数据选择器 3.5 数值比较器 3.5.1 数值比较器的原理 3.5.2 集成数值比较器 3.6 算术运算电路 3.6.1 半加器和全加器 3.6.2 算术运算电路 3.7 组合逻辑电路中的竞争与冒险 3.7.1 产生竞争冒险的原因 3.7.2 冒险的消除方法 1、代入法消除冒险 例： 2、加选通门 取选通脉冲作用时间，在电路达到稳定之后，P的高电平期的输出信号不会出现尖峰。 3、加吸收电容 尖峰脉冲很窄，用很小的电容就可将尖峰削弱到 VTH 以下。 基本步骤 确定数据选择器 确定地址变量 2 1 n个地址变量的数据选择器，不需要增加门电路，最多可实现n＋1个变量的函数。 3个变量，选用4选1数据选择器。 A1=A、A0=B 逻辑函数 1 选用74LS153 2 74LS153有两个地址变量。 求Di 3 公式法 函数的标准与或表达式： 4选1数据选择器输出信号的表达式： 比较L和Y，得： 3 画连线图 4 4 选用8选1数据选择器74LS151 8选1数据选择器有3根地址线A2、A1、A0，取A2A1A0=ABC 　与8选1选择器输出表达式 对比，可知 D7=D6=D2=D1=1， D5=D4=D3=D0=0 画连线图 3.5.1 数值比较器 定义：对两数A、B（可以是一位，也可是多 位）进行大小比较的逻辑电路。比较 的结果有AB、AB、A=B三种结果。 用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。 一、 1位数值比较器 设A＞B时L1＝1；A＜B时L2＝1；A＝B时L3＝1。得1位数值比较器的真值表。 逻辑表达式 逻辑图 2、 4位数值比较器 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 1 0 0 0 1 0 0 0 1 × × × × × × A0B0 A0B0 A0=B0 × × × × A1B1 A1B1 A1=B1 A1=B1 A1=B1 × × A2B2 A2B2 A2=B2 A2=B2 A2=B2 A2=B2 A2=B2 A3B3 A3B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 A3=B3 Y(AB) Y(AB) Y(A=B) A0 B0 A1 B1 A2 B2 A3 B3 输 出 比 较 输 入 3.5.2 集成数值比较器 74LS85的功能表 TTL电路：最低4位的级联输入端A＇B＇、 A＇B＇和A＇=B＇ 必须预先分别预置为0、0、1。 74LS85的扩展 举例：A=1101, B=1001, 计算A+B 1 1 0 1 1 0 0 1 + 0 1 1 0 1 0 0 1 1 加法运算的基本规则： （1）逢二进一。 （2）最低位是两个数最低位的相加，不需考虑进位。 （3）其余各位都是三个数相加，包括加数、被加数和低位来的进位。 （4）任何位相加都产生两个结果：本位和、向高位的进位。 1、半加器 3.6.1 半加器和全加器 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。 加数 本位的和 向高位的进位 2、全加器 能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。 Ai、Bi：加数， Ci-1：低位来的进位，Si：本位的和， Ci：向高位的进位。 全加器的逻辑图和逻辑符号 3.6.2 集成算术运算电路 1、集成二进制4位超前进位全加器（283） 2、加法器的级连 逻辑表达式 逻辑图 电路特点：与门组成的阵列 2、二－十进制译码器 输入端：4 输出端：10 二-十进制译码器的