PLD与数字系统设计 李辉 第2章 VHDL语言.pptVIP

第2章 VHDL语言 2.1 VHDL的基本结构 2.2 VHDL结构体的子结构 2.3 标示符、数据对象、数据类型、属性和保留关键字 2.4 VHDL的运算操作符 2.5 VHDL的顺序描述语句 2.6 VHDL的并发描述语句 2.7 基本逻辑单元描述实例 2.8 测试程序的设计 2.1 VHDL的基本结构 结构描述是抽象模块相互连接的网表。它是一种在多层次的设计中，高层次的设计模块调用低层次的设计模块，或者直接用门电路设计单元构成一个复杂的逻辑电路的描述方法。例如，在寄存器传输级，抽象模块是ALU、多路选择器、寄存器等。 综上所述，VHDL的主要优点如下： (1) 具有很强的行为描述能力和多层次描述硬件功能的能力，支持自顶向下的设计方法，是系统设计领域中使用最多的硬件描述语言之一。支持大规模设计的分解和设计的共享。 (2) 设计的生命力强。VHDL的硬件描述与工艺技术无关，不会因为工艺的更新而过时。 (3) VHDL标准、规范，是最早定为IEEE标准的硬件描述语言，使用广泛，绝大多数的EDA工具都支持VHDL，这对VHDL的进一步推广和应用创造了一个良好的环境。 VHDL描述的对象称为实体(ENTITY)，实体代表什么几乎没有限制。它可以将一个复杂的系统抽象成一个实体，可以代表像CPU那样复杂的电路，也可以代表一个电路板、一个芯片或一个门电路。 如果设计时，采用自顶向下的层次化设计和划分模块，则各层的设计模块都可以作为实体。高层次实体可以调用低层次的设计实体。 VHDL设计的基本单元就是VHDL的一个基本设计实体(Design Entity)。一个基本设计实体由实体说明(Entity Declaration)和结构体(Architecture Body)两部分构成。如果把实体说明看作为一个黑盒子，则知道黑盒子的输入和输出，但不知道黑盒子里面的内容。黑盒子里面的内容由结构体来描述。例如要描述一个逻辑元件A，其基本设计实体如图2-1所示。 结构体包含了并发描述语句(Concurrent Statement)，语句执行的顺序与并发语句出现的先后次序无关。顺序描述语句只能够出现在进程或子程序中，顺序描述语句像一般的高级语言一样，按语句出现的次序执行。 一个基本单元只有一个设计实体，而结构体的个数没有限制，如图2-2所示。 图2-1 VHDL的一个基本设计实体 图2-2 实体中的结构体 1．实体说明 实体类似于电路原理图中的符号，不描述模块的具体功能，实体的每一个I/O信号称为端口。实体说明的一般形式为： ENTITY 实体名 IS [类属参数说明]； [端口说明]； END 实体名； 1) 类属参数说明 类属参数说明必须放在端口说明前面，用于指定参数。类属参数说明的一般格式为： GENERIC (常数名：数据类型 [：设定值])； 在门级模型中，可以使用类属参数指定延迟时间参数。例如：“GENERIC ( m: TIME : = 1ns)”表示结构体内的m的值为1 ns(当然，时间单位可以取fs(1 ps=1000 fs，1 ns=1000 ps)、(s、ms、sec、min、hr等)。在结构体内出现语句 Temp1:= do AND sel AFTER m； 时，表示do和sel相与后，经过1 ns延迟才送到Temp1。 2) 端口说明 端口说明(关键字为PORT)是对基本设计实体单元与外部接口的描述，规定了端口的名称、数据类型和输入/输出，端口说明后最好要有详细注释，有利于调试和增加代码的易读性。一般书写格式为： PORT (端口名 {，端口名}：模式 数据类型名； 端口名 {，端口名}：模式 数据类型名)； 每个端口必须定义： (1) 端口信号名，各信号名在实体中不能够重名。 (2) 端口模式，说明信号的方向，有以下几种模式： IN 输入 OUT 输出 INOUT 双向 BUFFER 输出(结构体内部可以再使用) LINKAGE 不指定方向，无论哪一个方向都可以连接