CPLD FPGA控制系统设计 周京华 第4章新.pptVIP

第4章 可编程逻辑器件应用设计的常见问题 本章要点 ???编程习惯注意要点 ???设计硬件电路注意要点 ???VHDL和整体系统设计的优化 4.1 编程习惯注意要点 VHDL是一种硬件电路描述语言，它最终描述的是硬件电路的逻辑行为，而不是一般的应用软件程序。要熟练地运用VHDL语言进行逻辑电路设计，不仅需要设计者掌握软件的设计技巧，更重要的是设计者必须有扎实的数字电路、硬件设计等方面的知识。特别是对于刚开始接触VHDL的设计者而言，所编写出的代码与计算机程序类似，包含太多的变量和循环，导致EDA工具在综合这些代码时无法决定生成什么样的逻辑电路。因此，在使用VHDL描述硬件逻辑时，要明确的是：VHDL是一种硬件描述语言，它所描述的行为与硬件电路是密不可分的，在编写VHDL程序时，要时刻考虑硬件的可实现方式。只有这样，才能编写出符合硬件行为的VHDL语言。 1．端口 VHDL共定义了4种类型的端口，分别是IN、OUT，INOUT、及BUFFER。BUFFER端口具有回读功能，即内部反馈，但在设计时最好不要使用BUFFER，因为BUFFER类型的端口不能连接到其他类型的端口上，也无法把包含该类型端口的设计作为子模块进行元件例化，不利于大型设计和程序的可读性。若设计时需要实现某个输出的回读功能，可以通过增加中间信号作为缓冲，由该信号完成回读功能。 2．数据类型 常数、信号和变量是VHDL中最主要的数据类型，分别代表一定的物理意义。常数对应于数字电路中的电源或地；信号对应于一个电路中的逻辑信号或硬件连线；变量通常用于保存逻辑运算的中间结果，不能表示电路中的一个连线。描述硬件逻辑时，数据类型的定义还是应以信号为主，尽量减少变量的使用。 例4-1 4位的与非门程序。 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY NANDn IS GENERIC (n: INTEGER: =4); PORT (X: IN STD_LOGIC_VECTOR (1 DOWNTO n); F: OUT STD_LOGIC); END NANDn; ARCHITECTURE Behavior of NANDn IS SIGNAL Tmp: STD_LOGIC; BEGIN PROCESS (X) VARIABLE i : STD_LOGIC; BEGIN Tmp =X (1); AND_bits: For i in 2 to n loop Tmp = Tmp AND X (i); END LOOP AND_bits; F= NOT Tmp; END PROCESS; END Behavior; 在例4-1中，数据对象Tmp被定义为一个信号而不是变量，这个代码将得出错误的结果，因为只有进程中最后一个赋值语句才能对Tmp产生效果。该代码将导致Tmp = Tmp AND X(4)，就是 FOR LOOP 的最后一次迭代所确定的。同时，由于Tmp决不会被初始化，它的初始值是未知的，因此输出值F也将是未知的。 3．进程 进程语句是VHDL语言描述硬件电路的一种重要表达形式。组合电路可以通过使用并行赋值语句或顺序赋值语句来描述，而时序电路只能通过进程语句内的顺序赋值语句来描述。 （1）多余时钟的引入 PROCESS (in_a) -- in_a为该输入信号 BGIN IF in_a EVENT AND in_a =1THEN … … ; -- 执行相应操作 END IF; END PROCESS; 由于出现第三行这类语句，综合工具自动默认in_a为时钟，某些FPGA更会强行将该输入约束到时钟引脚上。而设计者的初衷，只是想将其作为触发信号进行判断。上面的程序容易造成多时钟现象，增加设计的难度。 解决的办法可以如下，将in_a增加一级状态Areg寄存，通过对in_a和Areg状态判断上跳与否，改正程序如下： PROCESS (clk) -- clk为该输入信号 BEGIN IF clkEVENT AND clk=1 THE