数字逻辑原理与应用 郭军 第9章新.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 为了使模块描述清晰和具有良好的可读性, 最好将所有的说明部分放在语句前。本书中的所有实例都遵守这一规范。一个模块可以在另一个模块中使用。 在模块中，可用下述方式描述一个设计： 1) 结构方式； 2) 数据流方式； 3) 行为方式； 4) 上述描述方式的混合。 下面给出图9.3所示半加器电路的模块描述实例。 module HalfAdder (A, B, Sum, Carry) ; input A, B; output Sum, Carry; assign Sum = A ^ B; assign Carry = A B; endmodule 图9.3 半加器电路 9.3.2 结构化描述形式 在Verilog HDL中可使用如下方式描述结构: 1) 内置门原语(在门级)； 2) 开关级原语(在晶体管级)； 3) 用户定义的原语(在门级)； 4) 模块实例(创建层次结构)。 下面给出图9.4所示全加器电路使用内置门原语描述的实例。 module FA_Str (A, B, Cin, Sum, Cout ) ; input A, B, Cin ; output Sum, Cout; wire S1, T1, T2, T3; xor X1 (S1, A, B) , X2 (Sum, S1, Cin) ; and A1 (T3, A, B ) , A2 (T2, B, Cin) , A3 (T1, A, Cin) , or O1 (Cout, T1, T2, T3 ) ; Endmodule 图9.4 一位全加器 9.3.3 数据流描述方式 用数据流描述方式对一个设计建模的最基本的机制就是使用连续赋值语句。在连续赋值语句中，某个值被指派给线网变量。 连续赋值语句的语法为: assign [delay] LHS_net = RHS_ expression; 这里，assign是关键字，[delay]操作延时定义, 缺省时延为0。右边表达式中的操作数无论何时发生变化, 右边表达式都重新计算, 并且在指定的时延后将值被赋予等式左边的线网变量。 面给出图9.5所示2-4译码器电路的数据流描述实例模型。 图9.5 2-4译码器电路 timescale 1ns/ 100ps module Decoder_2x4 (A, B, EN, Z) ; input A, B, EN; output [ 0 :3] Z; wire Abar, Bbar; assign #1 Abar = ~ A; / / 语句1。 assign #1 Bbar = ~ B; / / 语句2。 assign #2 Z[0] = ~ (Abar Bbar EN ) ; / / 语句3。 assign #2 Z[1] = ~ (Abar B EN) ; / / 语句4。 assign #2 Z[2] = ~ (A Bbar EN) ; / / 语句5。 assign #2 Z[3] = ~ ( A B EN) ; / / 语句6。 Endmodule 图9.6是语句执行过程的波形图。 图9.6 连续赋值语句实例 9.3.4 行为描述方式 设计的行为功能使用下述过程语句结构描述： 1) initial语句块：此语句只执行一次。 2) always语句块：此语句总是循环执行, 或者说此语句重复执行。 只有寄存器类型数据能够在这两种语句结构中被赋值。寄存器类型数据