二十四小时计时器南理工EDAquartus应用.doc

实验一 二十四小时数字计时器 一、实验内容及题目简介 利用QuartusII软件设计一个数字钟，并下载到SmartSOPC实验系统中，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。 二、实验设计要求 （1）设计基本要求 1、能进行正常的时、分、秒计时功能； 2、分别由六个数码管显示时分秒的计时； 3、 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）； 4、 K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）； 5、 K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）； 6、 K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）； (2)设计提高部分要求 1、使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’ 55”,59’57” 时报时频率为512Hz,59’59”时报时频率为1KHz, ）； 2、闹表设定功能； 3、自己添加其他功能； 三、方案论证 数字钟整体框图如下图所示 本实验的目的是利用QuartusII软件设计一个多功能的数字计时器，使该计时器具有计时，显示，清零，较分，校时及整点报时功能。依据上述数字钟电路结构方框图可知，秒计时器和分计时器均为60进制，小时计时器是24进制计数器。当秒计时器对1HZ时钟脉冲信号计数到60时，产生一个进位脉冲，使分计时器的数值加1，同样，分计时器计数到60时，使小时计时器的数值加一。秒计数模块和分计数模块的核心是模60的计数器，时计数模块的核心为模24的计数器，并且采用同步计数的方法，即三个模块的时钟信号均来自同一个频率信号。 当数字钟走时出现误差时，通过校时电路对时，分的时间进行校正，其中校时电路和清零电路只需在原有电路的基础上采用一定的逻辑门电路实现。为了防止机械开关造成的抖动，本次实验我采用D触发器来消抖。 系统复位模块只需要在计时模块的清零输入端输入有效信号，即可完成系统复位功能。 译码显示模块要采用动态译码显示电路。用数据选择器在控制信号的作用下，选择输出秒位、分位或时位，上面所说的控制信号是由一个模6计数器产生的信号。利用一个译码器进行数码管的位码控制，输入的控制信号同样为模6计数器产生的信号。 为了保证数字钟走时准确，时钟信号源输出的信号频率需经过分频器分频，得到1HZ和1KHZ时钟信号。1HZ时钟信号用于计时，1KHZ时钟信号用于动态扫描译码电路。通过分计时器和秒计时器的引脚在固定时刻采用逻辑门进行逻辑运算后驱动蜂鸣器，可实现整点报时功能，引入不同的频率信号可改变报时声音的频率。 各子模块设计原理与实现 4.1.1脉冲发生器模块总体设计 脉冲发生器是数字电子钟的核心部分，它的精度和稳定度直接决定数字电子钟的质量。本实验中，实验操作板只能提供48MHZ的频率，为保证数字电子钟的正常运行，我们需要多种频率的保障：电子钟正常运行时1HZ的秒脉冲，动态扫描译码器时1KHZ的扫描脉冲，报时电路中500HZ的低频信号脉冲。这些脉冲的获得可通过分频电路对48MHZ的脉冲信号连续分频，选取我们所需要的频率信号输入相关电路即可。具体实现方法如以下流程图所示： 4.1.2分频子模块原理图 （1）先设计一个1M分频器，利用此分频器，理论上将得到48Hz的频率信号，同时在1000分频电路输出端得到48KHz的频率信号。该分频器的设计，利用74160计数器，74160是具有清零、置数、计数和禁止计数（保持）4中功能的集成BCD码计数器。用3个74160级联可以形成一个1000计数器，即实现了1000分频，1M分频参照1K分频设计。 封装后 设计第二个分频器，该分频器为一个模24的计数器。模24计数器由两个74160实现。仍然以74160为基础进行设计。当输入48KHz和48Hz信号，将得到2KHz和2Hz的频率信号。 波形图如下所示 封装后 最后是一个二分频电路的实现，当然该分频器的实现着实简单，通过数字电路的学习便知只需利用一个T触发器便可组合成一个二分频器。 其波形图如下图所示： 封装后 4.1.3模块整合总体电路 将各分频子模块整合为最后的脉冲发生电路，如图所示： 封装后 4.2.1计时电路总体设计 计时电路是本实验基础电路中的关键电路，也是本实验的核心之所在。由时计时器、分计时器、秒计时器构成。计时电路中的计数器， 可以用74160来实现。分别设计计时，计分和计秒的电路，计时为0~23，计分及计秒为0~59。即，采用模24进行计时，采用模60进行计分和计秒，在达到23时59分59秒时时钟自动清零。 4.2.2计时电路各子