一种门级功耗的算方法及优化策略研究.pdfVIP

摘要 摘要 随着SOC的复杂性，包括尺寸，频率，集成度，工艺水平(65nm，22nm) 的大幅度的提升，集成电路产业进入了深亚微米和纳米工艺时代，工艺的进步对 设计的方法学提出新的挑战。过去VLSI设计人员主要关心的是面积和速度，而 现在，由于现代通信类和消费类产品需求的迅速增长，特别是无线设备和便携式 产品的大量出现都对集成电路的高性能，小体积特别是低功耗提出了更高的要 求。功耗问题已经与速度面积一起成了VLSI设计者关心的中心问题。功耗分析 和优化是VLSI低功耗设计问题的两大主要部分。其中功耗分析问题关心的是设 计过程中的不同阶段均可以对功耗进行准确的估计，确保设计不违反设计功耗的 要求，以及如果设计功耗不达标以便在设计早期就可以提出优化的办法。当前， 已有不少关于功耗估算的方法和EDA工具，本文主要研究不同的功耗分析方法 以及不同的阶段的功耗估算方法，最大功耗和平均功耗估计方法和门控时钟在低 功耗设计中的应用。 本文的主要内容： 首先，介绍了在CMOS数字电路中，主要的功耗消耗的两个来源：第一个称 作静态功耗，第二个称作动态功耗。导出它们各自的计算公式，并提出一些有效 的降低功耗的方法