基于FPGA译码器 实验报告.docVIP

课 程 实 验 报 告 实验名称： 基于FPGA的译码器 专业班级： cs1011 学 号： U201014551 姓 名： 杨操 同 组 人： 谭亦飞 指导教师： 陈涛 报告日期： 2013 年 5月 计算机科学与技术学院 实验三、基于FPGA的译码器 一、实验目的 通过实验掌握HDL的设计方法。充分利用课堂学习的知识，结合接口电路原理图设计、模块结构设计和状态分析，学习和掌握使用HDL 设计接口电路的基本方法和调试方法。 通过实验，学习和掌握ISE软件平台的使用规则和操作步骤（如建立工程、HDL编程与调试、综合、仿真等等），熟悉实验台（FPGA扩展模块）的使用，为顺利完成下学期的课程设计做好准备。 通过在FPGA上实现1-2个简单的接口电路设计，验证自己的设计思路和方法，熟练掌握EDA设计流程，为今后的复杂电路设计奠定基础。 二、实验内容 1 .熟悉实验平台，实验环境。 2. 运用verilog HDL语言编写一个译码器。并能仿真成功。 3. 将编写的程序下载到FPGA和flash芯片中，并验证是否成功。 三、实验原理 （1）实验平台有软件环境和硬件环境 1 硬件：实验箱扩展模块（xinlinx spartan 3s200FPGA） 2 软件：xinlinx ISE 13.1 和 TPC-USB (2)FPGA FPGA（Field－Program able Gate Array），即现场可编程门阵列。 以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。 （3）使用ISE Design Suite 在ISE Design Suite下创建工程并添加自己设计的代码 添加约束文件之后，产生流文件。连接芯片并下载bit文件 四、程序代码 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity yimaqi is port( A:in std_logic_vector(2 downto 0); Y:out std_logic_vector(7 downto 0); A6:in std_logic; A7:in std_logic; A8:in std_logic; A9:in std_logic; AEN:in std_logic; IOW:in std_logic; IOR:in std_logic ); end yimaqi; architecture dec_behave of yimaqi is signal sel:std_logic_vector(3 downto 0); signal x0:std_logic; signal x1:std_logic; signal x2:std_logic; signal x3:std_logic; signal EN:std_logic; begin x0=not(A6 and A6); x1=not(A8 and A8); x2=not(AEN and AEN); x3=not(IOW and IOR); EN=not(x0 and A7 and x1 and A9 and x2 and x3); sel=AEN; with sel select Y=when 0001, when 0011, when 0101, when 0111, when 1001, when 1011, when 1101, when 1111, when others; end dec_behave; 约束文件： NETA[0] LOC=P101; NETA[1] LOC=P95; NETA[2] LOC=P93; NETA6 LOC=P62; NETA7 LOC=P106; NETA8 LOC=P107; NETA9 LOC=P102; NETAEN LOC=P183; NETIOW LOC=P181; NETIOR LOC=P180; NETY[0] LOC=P167; NETY[1] LOC=P169; NETY[2] LOC=P172; NETY[3] LOC=P182; NETY[4] LOC=P187;