Logiclock优化技术.pptVIP

第13章 Logiclock优化技术 Logiclock（逻辑锁定）就是在适配中对逻辑分布进行特定的约束。在编译前在目标芯片中设定一个或数个适当大小的区域，令适配器指定的设计电路模块放置在该区域中，以实现结构化优化的目的。在FPGA系统开发中，应用逻辑锁定技术（Logiclock）可以优化设计，合理分配硬件资源，同时可以提高系统的开发速度。 13.1 LogicLock优化技术简介 在FPGA开发时，原来在硬件测试上十分成功的FPGA设计，在源代码并没有任何该改变的情况下，仅仅增加了一点与源程序功能毫不相干的电路描述，或甚至只改变了某个端口信号的引脚锁定位置，结果在综合适配后，原设计的硬件性能会大为降低，如速度降低了，有时甚至无法正常运行。 13.1.1 LogicLock 设计方法目标 Quartus Ⅱ提供了一个优秀的优化设计技术，即LogicLock技术。这一技术的目的是为了将设计好的电路系统或某一底层模块约束到FPGA中某个指定的区域上，并固定原来的布线/布局方案。 13.1.2 LogicLock的区域 使用LogicLock设计，首要是建立逻辑锁定区域，也就是设计模块放置的区域。其中应包含能完成此模块电路构成的逻辑资源，如逻辑宏单元LCs、ESBs、EABs等。一旦确定了这个区域，Quartus II就会把指定模块适配在这个区域中。在底层图(Floorplan)