超高频RFID阅读器中ΣΔFractional-NPLL频率综合器地设计.pdf

摘 要 无线多媒体终端的便携化和手持化快速发展使得高性能低成本的收发机的 需求越来越广泛。本文对频率综合器这一无线收发机的核心组成模块进行了研究， 对锁相环频率综合器(PLL-FS) 的相位噪声模型进行了推导与分析，重新归纳了 VCO 的相位噪声模型，对频率综合器的快速频率校正做了深入的研究并提出了 相应的改进方法。具体研究内容如下： 首先，介绍了直接数字、直接模拟及锁相环频率综合器的实现原理，并重点 介绍了锁相环频率综合器的基本组成模块，包括鉴频鉴相器(PFD)、电荷泵(CP)、 环路滤波器(LPF) 、压控振荡器(VCO)及分频器(FD)等。详细地分析了整数及小 数ΣΔ 分频锁相环的相位噪声模型及他们各自的应用场合。 接着，对ΣΔ 调制器、LC-VCO 、自动频率校正技术做了深入的研究。比较 了不同类型、不同阶数的ΣΔ 调制器对小数杂散的影响；分析了LC 振荡器较为 常用的三种相位噪声模型，对比了电流偏置型 LC-VCO 与电压偏置型 LC-VCO 的优缺点；总结了提高VCO 相位噪声性能的各种设计方法，以及几种目前应用 比较多的自动频率校正技术，为了进一步缩短锁相环的频率切换时间本文采用了 绝对频率校正技术设计了一款自动频率校正电路。经过子模块的仿真及整个系统 的仿真证明了本文设计的自动频率校正电路能够正确地选择最合适的子带。 最后，在前面的理论分析及各种电路解决方案的基础上，本文采用 UMC 0.18μm CMOS 工艺实现了一款应用于射频阅读器的带ΣΔ 调制器的小数分频锁 相环频率综合器。其所实现的性能指标如下所述: (1) 频率覆盖范围为760MHz~1060MHz; (2) 系统建立时间为70us; (3) 频率精度为200Hz; (4) 芯片面积为1.4mm×1.7mm; (5) 当PLL 的输出频率为900MHz 时相位噪声分别为− 110dBc/Hz@100kHz 和− 134dBc/Hz@1MHz。 关键词： 频率综合器 锁相环 ΣΔ 调制器 自动频率校正 ABSTRACT The ever growing need for convenient and portable wireless communication equipment demands high performance and low cost wireless transceiver. This thesis discusses the research on the RF frequency synthesizers, the critical building block in modern wireless transceivers. The phase noise model of phase-locked loop (PLL) frequency synthesizer is derived and analyzed. It also sums up VCO phase noise model. Fast frequency correction technology for frequency synthesizer is studied in-depth and this paper also proposes corresponding improved method. More specific contents are as follows: First, the principles of direct digital, direct analog and phase-locked loop frequency synthesizer are introduced. And it specifically focuses on the basic PLL frequency synthesizer building blocks, including the phase-frequency detector,