数字钟设计报告--118879361.doc

南 京 师 范 大 学 电气与自动化工程学院 课 程 设 计 报 告 （2013 —2014 学年第二学期） 题 目： 数字钟 班 级： 学号： 姓 名： 专 业： 专业方向： 指导教师： 设计时间： 目 录 一、设计任务及要求 1 二、设计方案及原理框图 1 三、单元电路的具体设计 2 1.由555定时器构成1kHz信号发生器 2 2.分频器 2 3.分、秒计时电路 3 4.时计时电路 4 5.显示电路 5 6.校时电路 5 7.报时电路 7 四、整体电路原理图及其仿真结果 8 五、心得体会 10 六、元器件清单 10 七、附录 11 八、参考文献 16 设计任务及要求 具有24小时计时功能。 计时脉冲为1HZ，其中小时：24进制，分钟、秒：60进制。 2、具有校时功能。校时脉冲：0.1HZ。 3、具有整点闹时功能。 二、设计方案及原理框图 1、设计方案 数字时钟主要由振荡器、分频器、计数器、译码器、校时、报时这六种电路组成。首先，由振荡器产生1000HZ的信号，使用分频器产生标准的1HZ信号。然后分别搭接实现二十四进制时、六十进制分、六十进制秒的计数电路，把1HZ的信号送入秒信号计数器。再搭接校时电路，分与时之间通过校时电路连接。分、秒信号继续整点报时功能。最后，通过译码器连接显示数码管。 原理框图 三、单元电路的具体设计 1、由555定时器构成的1kHZ信号发生器 输出频率：f=1.43/[(R1+2R2)C] R2选用500Ω的定值电阻，R1选用0—1kΩ的滑动变阻器，C选用1μF。 2、分频器 74LS90计数器是一种中规模二一五进制计数器，用三片74LS90可构成千分频电路，进而产生1Hz的脉冲信号（74LS90功能表详见附录）。 图3中： R0(1)、R0(2)为清零端，两者同时为高电平时实现清零功能，清零方式为异步； R9(1)、R9(2)为置数端，两者同时为高电平时实现置数功能，此时，输出端QD、QC、QB、QA输出为1001； CP1、CP2为脉冲输入端，当脉冲从CP1进去，QA接CP2，输出从QD、QC、QB、QA输出时为十进制计数，如图4所示。 分、秒计时电路（六十进制计数器） 根据数字时钟的原理框图可知，整个计数器电路由秒计数器、分计数器和 时计数器串接而成。秒脉冲信号经过6级计数器，分别得到秒个位、秒十位、分个位、分十位以及时个位、时十位的计时，用6片中规模的计数器实现。 秒计数器和分计数器都是六十进制，选用74LS161，采用反馈清零法搭接计数器（74LS161引脚图以及功能表详见附录）。 时计时电路（二十四进制计数器） 时计数器是二十四进制计数器，选用BCD同步可逆双时钟计数器74LS192搭接电路（74LS192引脚图以及功能表详见附录）。 显示电路 目前国内外生产的LED数码显示种类繁多，型号各异。此设计中选用CD4511，它具有BCD转换、消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流可直接驱动共阴LED数码管。 报时电路 一般时钟都应具备整点报时电路功能,即在时间出现整点前数秒内,数字钟会自动报时,以示提醒。本设计中，电路应在整点前10秒钟内每隔一秒报一次时，即59分51、53、55、57、59秒进行整点报时，仅需要保持时“十位、个位”、分“十位”不变分“个位”在1、3、5、7、9时即可，也就是说当分“个位”的Q0为1时电路开始报时，蜂鸣器从51秒开始每隔一秒鸣响一次达到报时的目的。 整体电路原理图及其仿真结果 心得体会 本次数字钟综合设计实验给我们提供了一个理论联系到实际的绝佳平台，让我们从实践中加深了对所学知识的理解。? 在设计方案时，我与我的队友仔细认真地讨论各个单元电路所需要的芯片，尽量用最精准的方式设计出本次试验。为了保证正确，我们跟别的组相互讨论，多做比较，集思广益。在用prteous进行原理图的电子绘制时，我们遇到了一些困难，这个软件我们从来没有接触过，差不多接近与自学，我们边用边学，有不懂的就请教同学或者上网下载教程，由于有时间的限定，经常弄到晚上两、三点钟，但是想到学习本来就是一件艰苦的事，大家一起弄一个东西时