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Dynamic CMOS Logic 内容 VLSI设计方法学简介 集成电路分类（应用角度） ASIC分类（设计流程） ASIC (Application Specific IC) desgin flow 集成电路方法学发展历程 IC与计算机 Standard Cell-based design 集成电路方法学发展历程 70年代：Layout DRC（Design Rule Check) + Circuit Simulation 集成电路设计方法学发展 集成电路设计方法学发展 集成电路方法学发展历程 80年代：CAE( Computer Aided Engineering ) 80年代： Layout Placement and Routing + Logic Simulation+LVS(Layout Versus Schematic) 形成了比较完整的从逻辑模拟、电路模拟、自动布局布线和物理设计检查的后端CAD工具链 其中Physical Checking,包括: DRC + ERC (Electrical Rule Check) + LPE (Layout Parameter Extraction) + LVS 集成电路设计方法学发展 逻辑模拟： 功能、性能（时序） 集成电路设计方法学发展 模拟波形 集成电路方法学发展历程 90年代：EDA ( 电子设计自动化 ) Top-Down Design(Top-Down设计技术): Hardware Description Language + Synthesis 集成电路方法学发展历程 第四代：VDSM EDA ( 电子设计自动化 ) 97年以来，面向SoC Mentor：Catapult C？？ Standard-Cell Based主流设计工具 Full-Custom design Flow Full-Custom design主流设计工具 设计方法与步骤 Example: Verilog框架结构 Top module：SoC平台 Functional module：CPU、timer、DMA… 版图基础 The MOS Transistor结构 The MOS Transistor剖面图 NMOS管版图-P衬底 PMOS管版图-P衬底 反相器-P衬底 反相器-N衬底 工艺过程review Three Steps: 工艺过程review 工艺过程review—Corner的概念 exercises 1 画出一个两输入与非门的电路图及版图 2 总结一下CMOS版图的特点（即，如果给出一个版图，如何快速提取版图） Chartered 0.35μm 2P4M工艺简介 新加坡特许半导体（chartered） NMOS管版图 PMOS管版图 PIP电容管版图 用到的层 Design rule Cross Section Layout View Definition For Parameters Of Layout Rules NWELL 有源区间距（P、Ncomp） Dual gate（Thin poly，3.3V） Chartered 0.35um 工艺Poly2 (gate) Contact Mental层 ESD：暂不考虑 Bonding pad:了解 S D p substrate B G n+ n+ 四端器件 Gate Source Drain Bulk S D B 栅 D B S D B 衬底接触 （P+ implantation） 0? VDD S D B P-sub (阱接触) 正版.反版 （omitted） Thinoxide—工艺厂家不同，要求不同，不用管 生长（i.e.湿法氧化） 光刻胶 曝光 显影 化学 腐蚀 有机溶剂洗掉光刻胶 长一层 曝光 去一层 P-Sub 场氧 栅（多晶） 有源区 打孔 S D p substrate G n+ n+ 离子注入 P、N 正版、反版 把栅包起来 D S G IDS 问题：精确控制？ ： 栅氧厚度？ 注入浓度？ Corner概念 Fast case: Ids max Typical case: Ids typical Slow case : Ids min 电路（晶体管级）设计： Typical 设计 保证worst case功能正确 5 Corner case：TT、SS、FF、FNSP、SNFP 可靠的设计： 温度：0-700：商用；-55-1250：军用 电源波动(1±10%)VDD 2P4M: 2ploy (PIP电容) ；4 metal 注入浓度？ Think gate区（3.3V工艺） ncomp Dual Gate NCOMP N well Dual Gate