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FPGA 时序约束方法 1 课程安排 • 时序约束的目的 • 时序约束的内容 • Xilinx FPGA时序约束方法 • Altera FPGA时序约束方法 • 时序约束的原则 课程安排 • 时序约束的目的 • 时序约束的内容 • Xilinx FPGA时序约束方法 • Altera FPGA时序约束方法 • 时序约束的原则 什么情况需要做时序约束 • 当设计仅有一个时钟信号，且频率低于50MHz，逻辑电 路简单（7级以下），不需要对设计进行时序约束。 • 当设计超过50MHz，或者设计较为复杂时，需要进行时 序约束。 4 约束的基本作用 • 提高设计的工作频率 • 通过附加约束可以控制逻辑的综合、映射、布局和布线，以减小逻 辑和布线延时，从而提高工作频率。 • 获得正确的时序分析报告 • FPGA设计平台包含静态时序分析工具，可以获得映射或布局布线后 的时序分析报告，从而对设计的性能做出评估。 • 静态时序分析工具以约束作为判断时序是否满足设计要求的标准。 • 指定FPGA引脚位置与电气标准 • FPGA的可编程特性使电路板设计加工和FPGA设计可以同时进行，而 不必等FPGA引脚位置完全确定，从而节省了系统开发时间。 • 通过约束还可以指定I/O引脚所支持的接口标准和其他电气特性。 5 时序约束对FPGA 设计影响 • EDA工具不会试图寻找达到最快速度的Place Route 结果 • 施加时序约束后, implementation工具才会尝试满 足性能期望 • 你对设计性能的期望是通过设计时序约束传递 给EDA工具的 • 让相关逻辑尽量靠近，从而减小布线延迟。通过这 个方法，时序约束试图满足你的性能要求 6 时序约束的影响  Without global timing constraints  With global timing constraints  Logic tends to be grouped to  All timing paths are evaluated improve internal timing at the  I/O paths are improved (CLBs expense of I/O timing are place closer to I/O pins) 用时序约束定义时序的目标 •时序约束定义时序目标 • Over-constrain需要额外的布局布线时间 • 尝试尽量使用时序约束，即使在时序要求在中等情况下 •非现实 的时序约束将会使工具停下来 • 综合工具的timing report 和Post-Map Static Timing Report包含性 能估计 • 都告诉了约束是否符合现实 • 在工具完成流程后，需要审核Post-Place Route Static Timing Rep ort to 来确定目标是否满足 • 如果时序不满足, 根据Timing Report找到原因 课程安排 • 时序约束的目的 • 时序约束的内容 • Xilinx FPGA时序约束方法 • Altera FPGA时序约束方法 • 时序约束的原则 时序约束的内容 • 时钟定义：包含所有的时钟 • 输入路径延迟 • 输出路径延迟 • 多周期路径 • 异步电路中的虚假路径