《现代电子系统设计实验一amp;试验二》.pdfVIP

“现代电子系统设计”实验教案 实验一 基本门电路实验 一、实验目的 1．学习TD-EDA 实验平台及SOPC 开发板的使用方法； 2 ．熟悉Quartus II 集成环境的使用方法； 3 ．学习使用 Verilog HDL 语言设计的方法； 4 ．掌握 Verilog HDL 运算符。 二、 实验设备 1．PC 微机一台； 2 ．TD-EDA 实验箱一台； 3 ．SOPC 开发板一块。 三、实验内容 本实验使用Verilog HDL 语言设计非门、与门、或门及异或门逻辑，进行仿真、引脚分 配并下载到电路板进行逻辑功能验证。 四、 实验步骤 1、设计输入 1) 运行 Quartus Ⅱ软件。 2) 创建一个新工程：File→ New project Wizard ， 输入工程目录：d:\gate，工程名：gate，顶层实体名：gate， 选择目标器件：Cyclone 系列 EP1C6Q240C8 芯片。 3) 创建一个Verilog 设计文件：File － New ，在 Device Design Files 中选择Verilog HDL File 。 4) 保存刚创建的Verilog HDL 文件： File － Save 。文件名为默认的 gate.v 注意：只有以.v 保存文件后， Quartus Ⅱ才会对 Verilog HDL 的关键字进行变色显 示。 文件名必须与实体名相同，均为 gate 。 5) 输入Verilog HDL 程序并保存文件， 6) module gate(INA,INB,NOT_OUT,AND_OUT,OR_OUT,XOR_OUT); input INA,INB; output NOT_OUT,AND_OUT,OR_OUT,XOR_OUT; not a1(NOT_OUT,INA); and a2(AND_OUT,INA,INB); or a3(OR_OUT,INA,INB); xor a4(XOR_OUT,INA,INB); endmodule 2 、编译：选择 Processing －Start Compile ，点击开始对此工程进行逻辑分析、综合适配、 时序分析等。如果设计正确则完全通过各种编译，如果有错误则根据报错信息返回 gate.v 进 行修改，直至完全通过编译为止。 3、仿真 1) 创建一个仿真波形文件： File － New ，在 Other Files 中选择Vector Waveform File ， 进入波形编辑窗口。 2) 以 gate.vwf 保存刚创建的仿真波形文件。注意：仿真波形文件必须与工程同名，即 同为 gate ，一般就是默认的文件名。 3) 输入引脚：Name 栏中点击鼠标右键，选择 “Insert Node or Bus” ，在其对话框中点 击 “Node Finder” 按钮，弹出 “Node Finder” 对话框，Named ：*；Filter ：Pin:all ， 点击“List” ，列出所有引脚，在其中选择需要仿真的引脚，它们将在波形编辑窗口中 出现。 4) 对每个input 引脚赋初值： a，随机赋值：最常用，不断点击波形编辑窗口左边工具栏中的 R 按钮，直到找到 想要波形，建议初学者使用。相关常用按钮：INV 按钮－ 倒置。 b ，确定赋值：给任意一时间段赋初值。 赋时钟：点击工具栏中时钟按钮，出现“Clock”对话框，确定时钟周期和占空比。 给任意一时间段赋初值：按住鼠标左键