《现代电子系统设计实验四》.docVIP

“现代电子系统设计”实验教案 实验五 时钟选择器实验 一、实验目的 1．掌握二分频器的工作原理和实现方法； 2．学习使用Verilog HDL语言设计二分频器； 3．理解自顶向下的设计方法，理解模块化和元件重用的思想，掌握在Quartus II 软件中使用层次化设计的方法； 4．熟悉 Quartus II 集成环境提供的LPM 宏功能模块及其使用方法； 5．学习使用图形法与文本法结合的混合输入方法层次化设计时钟选择器。 二、 实验设备 1．PC 微机一台； 2．TD-EDA 实验箱一台； 3．SOPC 开发板一块。 三、 实验内容 设计时钟选择器：系统有一个 20 M Hz ( 即时钟周期为 50ns)的时钟，要求将其分为10M、5M 和 2.5M Hz，并从这四个频率的时钟中选择一个作为输出。 本实验使用图形法与文本法结合的混合输入方法层次化设计时钟选择器，分别进行仿真、引脚分配并下载到电路板进行功能验证。 四、 设计思路 设计思路：这四个频率分别由 200 M Hz 的主频进行2分频、4分频和8分频而得，因此有两种方案。 设计方案1：设计一个2分频电路、一个4分频电路、一个8分频电路，直接从20M Hz分频得到。 设计方案2：只设计一个2分频电路，用三个2分频电路级联的方式，从200M Hz 逐级分出所需的时钟信号。 从编程工作量、对已有资源的再利用和节省系统资源这三方面来看，选择方案2。方案2的系统由 3个2分频电路和一个四选一选择器Mux组成。系统结构图如下图所示 1、设计四选一选择器MUX：调用 Quartus II 的 LPM 宏模块 Quartus II 为设计人员提供了多种功能的 LPM ( 参数可设置模块库 )宏模块，它包含大部分常用数字电路元件，如全加器、RAM等。四选一选择器 Mux 是常用电路元件，在LPM中包含该元件，因此不用重新设计，只需调用并进行参数配置即可。MUX参数设定为：四路数据输入，输入/输出数据宽度为1bit，不带时钟。 2、设计2分频电路 fenpin2.v 设计思路：clkin 为输入时钟，clk 为中间信号，clkout 为输出时钟，当 clk 满足条件：当clkin为上升沿时，clk为前一个clk值取反，则 clk 的时钟周期为 clkin 的两倍 (如下图所示)，因此令 clkout = clk，则 clkout 为clkin 的2分频。 2分频电路的源程序如下： module div2clk(clkin,clkout); input clkin; output clkout; reg clkout; reg[1:0] cnt; always @(posedge clkin) begin cnt=cnt+1; clkout=cnt[1]; end endmodule 五、 实验步骤 1、创建一个工程：File － New project Wizard，输入工程目录：E:\altera\example\ clk_sel，工程名：clk_sel，顶层实体名：clk_sel，选择目标器件：Cyclone 系列 EP1C6Q240C8 芯片。 2、设计2分频电路 div2clk.v：创建一个VHDL设计文件并保存文件名为div2clk.v，输入2分频电路的Verilog HDL 源程序并保存文件。 3、生成2分频电路的元件符号div2clk.bsf：菜单 File － Create/Update － Create Symbol File for Current File生成元件符号时先进行设计文件的编译，编译成功才能生成符号，若编译报错则根据报错信息修改设计文件，再进行元件符号的生成。 4、打开图形编辑器： File － New，在 Device Design Files 中第二项选择：Block Diagram/Schematic File. 5、调用2分频电路元件：在图形编辑器的空白处双击鼠标，出现 Symbol 对话框，在左栏的 Libraries 中展开 Project 目录可以看到所有已生成的元件。选择div2clk，点击OK，在图形编辑器上单击鼠标，调用元件div2clk。 6、调用 Quartus II 的 LPM 宏模块：选择元件：Symbol 对话框－ Libraries－ … quartus/ libraries/megafunctions/gates/lpm_mux。参数设定：双击 lpm_mux，出现 LPM 宏模块设置向导，进行lpm_mux 的参数设定。 添加输入/输出引脚：在Symbol 对话框的 Name 栏中输入“input”，点击 OK 即可。若要重复输入多个输入引脚，选择 “ Repeat -insert Mode”。