铜陵学院 数字电子技术第5章触发器.ppt

3. 逻辑功能 4. 波形分析例： 由与非门组成的SR锁存器，设初始状态为0，已知输入RD、SD的波形图，画出两输出端的波形图。 5.4.2 脉冲触发的触发器 2．用CMOS传输门构成边沿触发器 当CLK=0时，C’=1、C=0，TG1导通、TG2截止，输入信号D送入FF1，Q1=D、Q1=D’。 当CLK的上升沿到达时，C’=0、C=1，TG1截止、TG2导通。由于G2、TG2形成正反馈，使Q1在TG1变为截止前的状态被保存了下来。同时，随着TG4变为截止、TG3变为导通，Q1的状态通过TG3、G3和G4送至输出端，使Q*=D 带异步置位和复位功能的CMOS边沿触发的D触发器 二．维持阻塞触发器 与非门G3、G5组成基本触发器，当A=0，维持A=0，同时封锁左通道（通过连线③封锁），称③为置1维持线，在CLK=1期间，输入信号S’不能再次进入。 与非门G4、G6组成基本触发器，当B=0，维持B=0，同时封锁右通道（通过连线④封锁），称④为置0维持线，在CLK=1期间，输入信号R’不能再次进入。 与非门G3、G4组成基本触发器，当A=0，阻塞B=0（通过连线①阻塞），同时封锁右通道（通过连线①封锁），称①为置0阻塞线；当B=0，阻塞A=0（通过连线②阻塞），同时封锁左通道（通过连线②封锁），称②为置1阻塞线。阻塞的目的是防止S、R同时为1时，避免A、B同时为0，导致输出状态不定（Q、Q’都为1）的情况出现。 当CLK由高电平变为低电平以后，A=B=1，输出端保持原来的状态不变。同时，左、右输入通道得到解除（G5、G6两个与非门打开），为下一次输入信号做准备。 【例5.4.5】 电路如图5-22所示，该电路为带异步输入的上升沿触发的D触发器。已知D触发器的输入信号CLK、D、SD的波形如图5-26所示。试画出输出端Q的波形。（异步输入RD=0） * * 第五章 触发器 5.1 概述 1. 什么是触发器? 具有记忆功能的基本逻辑单元，能存储一位二值信号的电路。全称：双稳态触发器（Flip－Flop），简写FF。是构成数字系统的另一种基本逻辑单元。 2. FF的特点 具有两个稳定的状态 ——0状态、1状态 FF在0状态— 存0；在1状态— 存1。 只要不去打扰它，状态始终不变。 能够在输入信号作用下建立状态，且当 输入信号撤离后，建立的状态能保留下来。 如何控制存0、存1？ 在输入信号作用下 FF 的两个状态可以改变（称翻转） 3. FF的分类 按有无时钟信号分类： 基本FF：无时钟信号； 时钟FF：有时钟信号。 按逻辑功能分类： RSFF、JKFF、DFF、TFF、T’FF FF 输入 信号 时钟 信号 5.2 基本RS触发器 是各种触发器的电路的基本组成部分，又叫基本FF。 电路结构:由两个门电路交叉连接而成。 FF的状态根据Q，Q’端得状态定义。 Q=1，Q’=0 : 为1状态 Q=0，Q’=1 : 为0状态 两个与非门组成的锁存器 2．是否具有触发器的特点？ 具有两个稳定的状态 SD’=1，RD’=1时，电路能够利用输出电平作为反馈信号，再将输出锁定在该电平上。 _ _ SD RD “1” 能够在输入信号作用下建立 0/1 状态，且信号撤离后，状态能够保留下来？ 若此时：Q=0, Q’=1——“0”状态 则：Q=1, Q’=0——建立“1”状态 由于门电路有 tpd，所以不能在2tpd时间内撤离SD’。 ≥2pd 撤离SD’后，SD’=RD’=1，状态保留不变。 RD SD “1” ≥2pd 则：Q=1, Q’=0——可建立“0”状态 同理： 当Q=1，Q=0时，称为触发器的1状态。 当Q=0，Q=1时，称为触发器的0状态。 RD’：置0输入端（复位端），低电平有效 _ _ Q :：FF的初始状态（现态） Q*：FF加输入信号后的状态（次态） SD’：置1输入端（置位端），低电平有效 说明：不允许RD’、SD’的0状态同时撤离，否则状态不定。 1 1 0 0 不允许 （11态） 1 0 0 0 0 1 0 1 置0 0 0 0 1 1 1 1 0 置1 1 0 1 0 1 1 1 1 保持 0 0 1 1 Q* Q RD’ SD’ 功能 次态 现态 输入 （约束条件，表示S和R不能同时为“1”） Q*=S+R?Q （1）SR触发器 5.3. 触发器的逻辑功能及其描述方法： 特性方程 不定 1 1 1 不允许