中国民航大学CPLDEDA课程3第3章_VHDL设计初步创新.pptVIP

3.2.2 实现时序电路的VHDL不同表达方式 【例3-14】 ... PROCESS BEGIN wait until CLK = 1 ; --利用wait语句 Q = D ; END PROCESS; 【例3-15】... PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; --利用进程的启动特性产生对CLK的边沿检测 END IF; END PROCESS ; 【例3-16】... PROCESS (CLK，D) BEGIN IF CLK = 1 --电平触发型寄存器 THEN Q = D ; END IF; END PROCESS ; 3.2.2 实现时序电路的VHDL不同表达方式 图3-9 例3-15 D触发器时序波形 图3-10 例3-16的时序波形 3.2.3 异步时序