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第1讲 SOC设计实践概述 Standard Cell Design Rectangular cells of the same height. Cell library (has 500 - 1200 cells). Cells placed in rows and space between rows are called channels for routing. Field Programmable Gate Array Chips are prefabricated with logic blocks and interconnects. Logic and interconnects can be programmed (erased and re-programmed) by users. No fabrication is needed. Interconnects are predefined wire segments of fixed lengths with switches in between. For example, FPGA, CPLD 1.5 挑战 工艺的挑战 验证的挑战 投资风险的挑战 IC工程师的挑战 管理上的挑战 Challenges in Digital Design “Microscopic Problems” ? Ultra-high speed design Interconnect ? Noise, Crosstalk（串扰） ? Reliability, Manufacturability ? Power Dissipation ? Clock distribution. Everything Looks a Little Different “Macroscopic Issues” ? Time-to-Market ? Millions of Gates ? High-Level Abstractions ? Reuse IP: Portability ? Predictability ? etc. …and There’s a Lot of Them! ? 2 设计流程简介 A design flow is a sequence of steps you use to turn an idea into reality. The basic design flow does not change. * huangxp_nwpu@ */38 前端设计 数字IC设计流程 4 主流EDA工具介绍 主流EDA工具公司 Cadence公司：spectre; SOC Encounter; Mentor公司:modelsim, Calibre; Synopsys 公司：hspice；vcs, DC, StarRC, PT, ICC, Formality; 主流FPGA 工具公司 Altera公司 Xilinx公司 Actel公司 功能分类 按照功能包括： 设计输入工具 仿真工具 综合工具 布局布线工具 静态时序分析工具 物理验证功工具 小节 理解高层次设计方法 理解不同的设计模式 硬件电路设计原则 熟悉基本的EDA工具 * P* * P* Feedthroughs 输入/输出/文档/时序图/逻辑图/关键路径 以处理的设计为流程 课程简介 目标：通过实践和理论结合，掌握数字集成电路开发的基本方法、流程以及集成电路开发过程中相关工具的使用，能采用高层次设计方法设计较复杂的数字电路。 SPEC.-GDSII RTL-GDSII 该课程的基础课程是《数字逻辑》、《硬件描述语言》。 该课程总计48个学时。 课程内容安排 理论部分： 设计流程 可综合的Verilog语言 设计与验证 编码规范 逻辑综合基础 静态时序分析基础 布局布线等 课程内容安排 实验部分： Synopsys VCS Lab （验证部分） Synopsys DC Lab （综合部分） Synopsys ICC Lab （版图部分） 考核： 大作业（文档、代码、验证、综合、布局布线等） Verilog设计电路与写C程序的区别 Verilog的建模层次有哪些？ Verilog建模组合逻辑和时序逻辑的异同？ 什么是寄存器？什么是Latch？寄存器的 setup/hold 时间是什么？ 什么是同步电路，什么是异步电路？ 逻辑综合的概念 第一节 SOC设计初步 数字集成电路概述 设计流程介绍 硬件电路设计基本原则 EDA工具介绍 1 数字集成电路概述 历史和现状 设计方法 设计语言 设计模式 面临的挑战 1.1 发展历史 集成度的发展 摩尔