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第3章 Altera FPGA开发流程 3.1 Quartus II 软件功能与特点 3.2 Quartus II 软件安装与授权 3.3 Quartus II 软件用户界面 3.4 Quartus II 软件开发流程 3.5 Quartus II 实例讲解 3.5.1 设计输入 3.5.2 设计综合 3.5.3 布局布线 3.5.4 仿真 3.5.5 编程与配置 3.6 Altera 的IP工具 3.6.1 IP的概念和Altera的IP 3.6.2 使用Altera的基本宏功能 3.6.3 使用Altera的IP核 支持多时钟定时分析、LogicLock 基于块的设计、SOPC（单芯片可编程系统），内嵌SignalTap II逻辑分析仪、功率评估器等高级工具 易于管脚分配和时序约束 强大的 HDL 综合能力 包含 MAX+PLUS II的 GUI，易于 MAX+PLUS II 的工程平稳过渡到 Quartus II 开发环境 对于 Fmax 的设计具有很好的效果 支持 Windows、Solaris、Hpux、Linux 等多种操作系统 第三方工具如综合、仿真等的链接 编译速度不断提升，提高设计效率 3.2 Quartus II 软件安装与授权 一、标题栏 标题栏主要显示当前工程路径和程序名。 二、菜单栏 菜单栏主要由文件File、编辑Edit、视图View、工程Project、资源分配Assignments、操作Processing、工具Tools、窗口Window和帮助Help等下拉菜单组成。其中核心命令集中在工程Project、资源分配Assignments、操作Processing和工具Tools菜单中。 【Assign Pins】分配 IO管脚。 【Timing Settings】时序约束设置。 【EDA Tool Settings】第三方工具设置。 【Settings】包含 FPGA 设计各项参数设置。 【Classic Timing Analyzer Wizard】时序约束向导。 【Assignment Editor】分配编辑器。 【Remove Assignments】删除已设定的类型的分配，如管脚分配、时序分配等。 【Demote Assignments】降级使用当前不严格的约束，使编译器更高效地编译分配和约束等。 【Back-Annotate Assignments】反标管脚、逻辑单元、LogicLock 区域、节点、布线分配等。 【Import Assignments】导入分配文件。 【Timing Closure Foorplan】启动时序收敛平面布局规划器。 【LogicLock Region】查看、创建和编辑 LogicLock 区域约束以及导入导出 LogicLock 区域约束文件。 『Processing』菜单包含对当前工程执行各种设计流程，如综合、布局布线、时序分析等。 『Tools』 菜单中包含 Quartus II 集成的工具， 如 MegaWizard Plug-Inmanager、 Chip Editor、 RTL Viewer、Programmer等工具。 三、工具栏 工具栏中包含常用命令的快捷图标。鼠标移动到图标时，鼠标下方会出现此图标对应的含义，每种图标在菜单栏也能找到相应命令菜单。用户可根据个人需要放置一些常用功能快捷图标，提高设计效率。 四、资源管理窗 资源管理窗用于显示当前工程中所有相关的资源文件。在编译后，结构层次标签栏里会显示整个工程设计的结构，并且还列出了每个文件占用的资源情况。 文件标签栏里显示了所有源文件的目录和名称。设计单元标签栏里将显示所有设计单元，包括它们的类型。 资源管理窗 五、编译状态显示窗 编译状态显示窗主要在编译过程中显示各个过程的进度。包括语法检查，综合进度，布局布线时间 等。 六、工程工作区 工程工作区主要在设计过程中显示各种设置窗口、编辑串口和显示窗口等，也是用户使用 Quartus II 软件的主要交互区。 七、信息显示窗 信息显示窗主要显示当前软件的工作状态或工程进行的操作，其最主要功能还是显示编译过程中产 生的各项信息，这些信息包括普通信息、警告、错误等。在编译过程中遇到错误时，可以通过错误 信息锁定错误发生点，方便用户查找和修改设计。 1. 在 File 菜单中，单击 New Project Wizard，建立新工程并指定目标器件或器件系列。 2. 使用文本编辑器建立 Verilog HDL、VHDL 或者 Altera 硬件描述语言（AHDL）设计。使用模块编辑器建立以符号表示的框图，表征其它设计文件，也可以建立原理图。 3. 使用 Me