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使用Vivado制作FPGA 的简要流程
一、在Windows下安装XilinxVivadoDesignSuite：
1.1.XilinxVivadoDesignSuite安装文件，解压后得到安装目录：
1.2. 运行xsetup.exe文件，进入安装程序。如果提示要更新就直接点continue关掉
1.3. 选一些根本看都不会看的Iagree.
1.4. 选第二个或者第三个应该都可以 我感觉第三个看起来更加高大上一点，我就选了第三
个：
1.5. 直接点next：
1.6. 选择路径，稍等片刻就能安装完成：
1.7. 安装完成后，在开始菜单找到XilinxDesignTools\Vivado2014.3文件夹，打开Manage
XilinxLicenses：
1.8. 打开后选择左边的loadlicense选项卡：
1.9. 点击copylicense，选中刚才安装目录中的crack文件夹中的license.lic：
1.10. 至此Windows下的XilinxVivadoDesignSuite 已经全部安装完成
二、在服务器中使用Vivado生成bit文件：
2.0. 由于综合和布局布线需要较好的硬件资源，所以本次流程中综合和布局布线在linux环
境的服务器中完成。在linux环境中运行vivado请确保正确安装JVM，在Windows环境下
图形界面流程完全一致
2.1. 在服务器上正确安装JVM后执行以下指令：
2.2. 执行“Vivado”打开Vivado 注意Vivado会在你执行这条命令的目录下生成一些log
信息，所以最好新建一个目录再打开Vivado：
2.3. 点击CreateNewProject建立新的项目，在弹出的对话框中点Next：
2.4. 输入项目名称，然后再点击Next：
2.5. 选择项目类型，因为我们要从RTL代码开始综合，因此选择RTLProject 下面的Donot
specifysourceatthistime 的勾也可以打上。如果不打上，下一步会进入添加sourcefile：
2.6. 选择板子的型号，然后点击Next。本次流程使用Artix-7板子的具体型号如下：
2.7. 再次确认一下板子型号有没有选对，然后点击Finish完成项目创建工作：
2.8. 右键DesignSources或者使用快捷键Alt+A开始添加Sourcefiles：
2.9. 选择AddorCreateDesignSources，再点击Next：
2.10. 点击AddFiles可以一个个添加源文件，点击AddDirectories可以按目录添加源文件
在这里加入所有需要的.v文件和.h文件。完成后点击Finish：
2.11. 如果刚才正确添加了源文件，在这个Sources窗口中，Vivado会自动加粗识别出来的
topmodule：
2.12. 有时候难免软件也会有识别错误的时候，右键一个module，点击SetasTop可以手动
将其变成topmodule：
2.13. 右键Constrains，点击AddSources，在接下来弹出的窗口中选择AddorCreateConstrains
后再点击Finish来添加约束文件：
2.14. 要注意的是Vivado使用的约束文件格式为xdc，和ISE 的约束文件并不能通用，添加
完成后点击Finish：
2.15. 完成后，点击RunSynthesis，即可开始综合并生成网表文件：
2.16. 右上角可以查看现在正在干什么，不开心了可以点Cancel，下面还可以看一些report
和log：
2.17. 综合完成后，会弹出这样一个提示小窗口。如果没什么问题可以直接点击Run
Implementation，在这里我们先点OpenSynthesizedDesign，看看有什么东西：
2.18. 在这边可以看一些report：
2.19. 在右上角点ProjectSummary可以看一下这次综合以后大约会占用多少板上资源：
2.20. 如果没什么问题就可以点这里的RunImplementation来开始布局布线：
2.21. 和综合的时候一样，右上角可以查看现在正在干什么，不开心了可以点Cancel，下面
还可以看一些report和log：
2.22. 完 成 之 后 ， 在 [project_name].runs/impl_1/ 这 个 目 录 下 会 生 成
[top_module_name]_routed.dcp这个文件，继续点击generatebitfile 即可生成bit文件：
2.23. 完成Implementation之后，可以查看Imple
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