南邮数电-第11章习题答案.docVIP

11.1什么是硬件描述语言？与其它HDL语言相比，用VHDL语言设计电子线路有什么优点？ 可以描述硬件电路的功能，信号连接关系及定时关系的一种语言，称为硬件描述语言。 和其它HDL语言相比，VHDL语言的优点如下： 易于共享和交流。易于将VHDL代码在不向的工作平台（如工作站和PC机）和开发工具之间交换。 设计结果与工艺无关。设计者可以专心致力于其功能，即需求规范的实现，而不需要对不影响功能的与工艺有关的因素花费过多的时间和精力。 设计方法灵活、支持广泛。VHDL语言可以支持自上而下（Top Down）和基于库（Library-Based）的设计方法，支持同步电路、异步电路、FPGA以及其它随机电路的设计。 系统硬件描述能力强。VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直至门级电路。另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。 11.2 试简述用VHDL语言设计电子线路的一般流程。 所谓用VHDL设计是指由设计者编写代码，然后用模拟器验证其功能，再把这些代码综合成一个与工艺无关的网络表，即翻译成由门和触发器等基本逻辑元件组成的原理图（门级电路），最后完成硬件设计。VHDL的一般设计流程如下图P11.2所示，分5步进行。 图P11.2 VHDL的一般设计流程 第1步：系统分析和划分。 第2步：行为级描述和仿真。 第3步：RTL级描述和仿真。 第4步：逻辑综合。 第5步：电路物理实现。 11.3 VHDL语言由几个设计单元组成？分别是什么？哪些部分是可以单独编译的源设计单元？ VHDL语言由实体（entity）、结构体（architecture）、配置（configuration）、包集合（package）和库（library）5个部分组成。前4种是可分别编译的源设计单元。 11.4 对下面的功能写一个实体(component_a)和一个结构体(rtl) d_out ＝ (a_in and b_in) and c_in ; 类型指定为std_logic。 entity component_a is port (a_in,b_in,c_in : in std_logic; d_out : out std_logic); end component_a; -- 实体 architecture rtl of component_a is begin d_out ＝ (a_in and b_in) and c_in ; end rtl; -- 结构体 11.5 一个程序包由哪两部分组成？包体通常包含哪些内容？ 一个程序包由下面两部分组成：包头部分和包体部分。 包体(body)由包头中指定的函数和过程的程序体组成，描述包头中所说明的子程序（即函数和过程）的行为，包体可以与元件的一个architecture类比。 11.6 数据类型bit在哪个库中定义？哪个（哪些）库和程序包总是可见的？ 数据类型bit在标准库std中定义。VHDL标准中规定工作库work、标准库std及std库中的standard程序包总是可见的。 11.7 VHDL语言中，3类数据对象——常数、变量、信号的实际物理含义是什么？ 常数是一个恒定不变的值，在数字电路设计中常用来表示电源和地等。 变量是一个局部量，用来暂时保存信息，与硬件之间没有对应关系。 信号是电子电路内部硬件连接的抽象，是一个全局量，它对应地代表物理设计中的某一条硬件连接线。 11.8 变量和信号在描述和使用时有哪些主要区别？ 变量只能在进程（process）和子程序（包括函数（function）和过程（procedure）两种）中使用，是一个局部量，用来暂时保存信息，与硬件之间没有对应关系，不能将信息带出对它做出定义的当前设计单元。对变量的赋值是立即生效的，不存在任何的延时行为。 信号是电子电路内部硬件连接的抽象，是一个全局量，用来进行进程之间的通信。它对应地代表物理设计中的某一条硬件连接线。对信号的赋值不是立即进行的，即需要经过一段延时，信号才能得到新值，明显地体现了硬件系统的特征。 11.9 bit和std_logic两种数据类型有什么区别？ 数据类型 bit 只有两种取值‘0’和 ‘1’； 数据类型 std_logic 有9种取值，分别是‘U’,‘X’,‘0’,‘1’,‘Z’,‘W’,‘L’,‘H’,‘-’； 其中，‘U’ – Uninitialized （未定） ‘X’ -- Forcing Unknown（强未知） ‘0’ -- Forcing 0（强0） ‘1’ -- Forcing 1（强1） ‘Z’ -- High Impedance（高阻） ‘W’ -- Weak Unkno